VHDL語言程序設(shè)計(jì)及應(yīng)用

第一章  VHDL簡介                  
 1. 1  VHDL的歷史                  
 1. 2  VHDL的特點(diǎn)                  
 1. 3  用VHDL進(jìn)行設(shè)計(jì)的流程                  
                   
 第二章  VHDL的基本結(jié)構(gòu)                  
 2. 1  設(shè)計(jì)實(shí)體                  
 2. 2  實(shí)體說明                  
 2. 2. 1  類屬參數(shù)說明                  
 2. 2. 2  端口說明                  
 2. 3  結(jié)構(gòu)體                  
 2. 3. 1  行為描述方式                  
 2. 3. 2  數(shù)據(jù)流描述方式                  
 2. 3. 3  結(jié)構(gòu)描述方式                  
 2. 3. 4  混合描述方式                  
                   
 第三章  VHDL結(jié)構(gòu)體的子結(jié)構(gòu)                  
 3. 1  塊語句結(jié)構(gòu)                  
 3. 1. 1  塊語句的結(jié)構(gòu)                  
 3. 1. 2  衛(wèi)式塊語句                  
 3. 2  進(jìn)程語句結(jié)構(gòu)                  
 3. 2. 1  進(jìn)程的結(jié)構(gòu)                  
 3. 2. 2  進(jìn)程同步                  
 3. 3  子程序結(jié)構(gòu)                  
 3. 3. 1  過程                  
 3. 3. 2  函數(shù)                  
                   
 第四章  VHDL的對象. 數(shù)據(jù)類型及運(yùn)算操作符                  
 4. 1  VHDL的對象                  
 4. 1. 1  常量                  
 4. 1. 2  信號                  
 4. 1. 3  變量                  
 4. 1. 4  文件                  
 4. 1. 5  信號與變量的區(qū)別                  
 4. 2  VHDL的數(shù)據(jù)類型                  
 4. 2. 1  標(biāo)量類型                  
 4. 2. 2  復(fù)合類型                  
 4. 2. 3  子類型                  
 4. 3  VHDL的運(yùn)算操作符                  
 4. 3. 1  邏輯運(yùn)算符                  
 4. 3. 2  算術(shù)運(yùn)算符                  
 4. 3. 3  關(guān)系運(yùn)算符                  
 4. 3. 4  并置運(yùn)算符                  
 4. 3. 5  操作運(yùn)算符的優(yōu)先級                  
 4. 4  VHDL的詞法單元                  
 4. 4. 1  注釋                  
 4. 4. 2  數(shù)字                  
 4. 4. 3  字符和字符串                  
 4. 4. 4  位串                  
                   
 第五章  VHDL中的順序語句                  
 5. 1  信號代入語句和變量賦值語句                  
 5. 2  wait語句                  
 5. 2. 1  wait on                  
 5. 2. 2  wait until                  
 5. 2. 3  wait for                  
 5. 2. 4  多條件等待語句                  
 5. 2. 5  超時等待的處理                  
 5. 3  if語句                  
 5. 4  case語句                  
 5. 5  loop語句                  
 5. 5. 1  for loop循環(huán)                  
 5. 5. 2  while looP循環(huán)                  
 5. 6  next語句                  
 5. 7  exit語句                  
 5. 8  return語句                  
 5. 9  null語句                  
 5. 10  過程調(diào)用語句                  
 5. 11  斷言語句                  
 5. 12  repprt語句                  
                   
 第六章  VHDL中的并行語句                  
 6. 1  進(jìn)程語句                  
 6. 2  塊語句                  
 6. 3  并行信號代入語句                  
 6. 3. 1  并發(fā)信號代入語句                  
 6. 3. 2  條件信號代入語句                  
 6. 3. 3  選擇信號代入語句                  
 6. 4  并行斷言語句                  
 6. 5  并行過程調(diào)用語句                  
 6. 6  參數(shù)傳遞語句                  
 6. 7  元件例化語句                  
 6. 8  生成語句                  
 6. 8. 1  for模式的生成語句                  
 6. 8. 2  if模式的生成語句                  
                   
 第七章  庫. 程序包和配置                  
 7. 1  庫                  
 7. 2  程序包                  
 7. 3  配置                  
 7. 3. 1  默認(rèn)連接和默認(rèn)配置                  
 7. 3. 2  元件配置                  
 7. 3. 3  塊的配置                  
 7. 3. 4  結(jié)構(gòu)體的配置                  
                   
 第八章  VHDL的預(yù)定義屬性                  
 8. 1  值類屬性                  
 8. 1. 1  常用數(shù)據(jù)類型的值類屬性                  
 8. 1. 2  數(shù)組的值類屬性                  
 8. 1. 3  塊的值類屬性                  
 8. 2  函數(shù)類屬性                  
 8. 2. 1  數(shù)據(jù)類型屬性函數(shù)                  
 8. 2. 2  數(shù)組屬性函數(shù)                  
 8. 2. 3  信號屬性函數(shù)                  
 8. 3  信號類屬性                  
 8. 3. 1  屬性'delayed[(t)]                  
 8. 3. 2  屬性'stable[(t)]                  
 8. 3. 3  屬性'quiet[(t)]                  
 8. 3. 4  屬性'transaction                  
 8. 4  數(shù)據(jù)類型類屬性                  
 8. 5  數(shù)據(jù)范圍類屬性                  
                   
 第九章  重載                  
 9. 1  子程序重載                  
 9. 1. 1  子程序參數(shù)的重載                  
 9. 1. 2  子程序參數(shù)數(shù)目的重載                  
 9. 1. 3  標(biāo)準(zhǔn)程序包的重載                  
 9. 2  運(yùn)算符重載                  
                   
 第十章  組合邏輯電路的設(shè)計(jì)                  
 10. 1  門電路                  
 10. 1. 1  二輸入與門電路                  
 10. 1. 2  二輸入或門電路                  
 10. 1. 3  二輸入與非門電路                  
 10. 1. 4  二輸入或非門電路                  
 10. 1. 5  反相門電路                  
 10. 1. 6  二輸入異或門電路                  
 10. 1. 7  三輸入與非門電路                  
 10. 2  編碼器和譯碼器                  
 10. 2. 1  編碼器                  
 10. 2. 2  譯碼器                  
 10. 3  多路選擇器                  
 10. 4  比較器                  
 10. 5  加法器                  
                   
 第十一章  時序邏輯電路的設(shè)計(jì)                  
 11. 1  觸發(fā)器                  
 11. 1. 1  D觸發(fā)器                  
 11. 1. 2  JK觸發(fā)器                  
 11. 1. 3  T觸發(fā)器                  
 11. 1. 4  鎖存器                  
 11. 2  寄存器和移位寄存器                  
 11. 2. 1  寄存器                  
 11. 2. 2  移位寄存器                  
 11. 3  計(jì)數(shù)器                  
 11. 3. 1  同步計(jì)數(shù)器                  
 11. 3. 2  異步計(jì)數(shù)器                  
 11. 4  分頻器                  
                   
 第十二章  有限狀態(tài)機(jī)                  
 12. 1  有限狀態(tài)機(jī)的基本描述                  
 12. 1. 1  有限狀態(tài)機(jī)的描述方式                  
 12. 1. 2  一個Moore型有限狀態(tài)機(jī)的描述                  
 12. 2  有限狀態(tài)機(jī)的同步輸出和復(fù)位                  
 12. 2. 1  同步輸出信號                  
 12. 2. 2  有限狀態(tài)機(jī)的復(fù)位                  
 12. 3  改進(jìn)的Moore型有限狀態(tài)機(jī)                  
 12. 3. 1  把狀態(tài)作為輸出信號的Moore型有限狀態(tài)機(jī)                  
 12. 3. 2  并行輸出寄存器的譯碼輸出的Moore型有限狀態(tài)機(jī)                  
                   
 第十三章  實(shí)例1--秒表                  
 13. 1  秒表的功能描述                  
 13. 2  頂層設(shè)計(jì)的VHDL源代碼                  
 13. 2. 1  頂層實(shí)體的VHDL源代碼                  
 13. 2. 2  頂層結(jié)構(gòu)體的設(shè)計(jì)及VHDL源代碼                  
 13. 3  秒表各個模塊的分析及其VHDL源代碼                  
 13. 3. 1  鍵輸入模塊                  
 13. 3. 2  時鐘分頻模塊                  
 13. 3. 3  控制模塊                  
 13. 3. 4  秒表計(jì)時模塊                  
 13. 3. 5  秒表顯示模塊                  
                   
 第十四章  實(shí)例2---數(shù)字密碼引爆器                  
 14. 1  數(shù)字密碼引爆器的功能描述                  
 14. 2  頂層設(shè)計(jì)的VHDL源代碼                  
 14. 2. 1  頂層實(shí)體的VHDL源代碼                  
 14. 2. 2  頂層結(jié)構(gòu)體的設(shè)計(jì)及VHDL源代碼                  
 14. 3  次級電路分析及其VHDL源代碼                  
 14. 3. 1  輸出消抖同步電路                  
 14. 3. 2  編碼電路                  
 14. 3. 3  比較電路                  
 14. 3. 4  預(yù)置密碼電路                  
 14. 3. 5  計(jì)數(shù)器選擇電路                  
 14. 3. 6  控制指示燈電路                  
 14. 3. 7  分頻電路                  
 14. 3. 8  七段顯示譯碼電路                  
 14. 3. 9  其他電路                  
 14. 4  控制器的分析及其VHDL源代碼                  
                   
 第十五章  實(shí)例3---常用程序包                  
 15. 1  std_logic_1164                  
 15. 2  std_logic_unsigned                  
 15. 3  std_logic_signed                  
 15. 4  std_logic_arith                  
 附錄A  VHDL的保留字                  
 附錄B  一些有用的網(wǎng)址                  
 5. 2  數(shù)字基帶信號波形及其功率譜密度                  
 5. 2. 1  數(shù)字脈沖幅度調(diào)制(PAM)                  
 5. 2. 2  常用的數(shù)字PAM信號波形(碼型)                  
 5. 2. 3  數(shù)字PAM信號的功率譜密度計(jì)算                  
 5. 2. 4  常用線路碼型                  
 5. 3  通過加性白高斯噪聲信道傳輸?shù)臄?shù)字基帶信號的接收                  
 5. 3. 1  利用低通濾波的解調(diào)及其誤比特率                  
 5. 3. 2  利用匹配濾波器的最佳接收                  
 5. 4  數(shù)字PAM信號通過限帶基帶信道的傳輸                  
 5. 4. 1  數(shù)字RAM基帶傳輸及碼間干擾                  
 5. 4. 2  無碼間干擾基帶傳輸?shù)哪慰固販?zhǔn)則                  
 5. 5  加性白高斯噪聲干擾下數(shù)字PAM信號通過理想限帶信道的最佳基帶傳輸                  
 5. 6  眼圖                  
 5. 7  信道均衡                  
 5. 8  部分響應(yīng)系統(tǒng)                  
 5. 9  符號同步                  
 習(xí)題                  
                   
 第六章  數(shù)字信號的頻帶傳輸                  
 6. 1  引言                  
 6. 2  二進(jìn)制數(shù)字信號正弦型載波調(diào)制                  
 6. 2. 1  二進(jìn)制啟閉鍵控(OOK)                  
 6. 2. 2  二進(jìn)制移頻鍵控(2FSK)                  
 6. 2. 3  二進(jìn)制移相鍵控(2PSK或BPSK)                  
 6. 2. 4  2PSK的載波同步                  
 6. 2. 5  差分移相鍵控(DPSK)                  
 6. 3  四相移相鍵控(QPSK. DQPSK. OQPSK)                  
 6. 3. 1  四相移相鍵控(QPSK)                  
 6. 3. 2  差分四相移相鍵控(DQPSK)                  
 6. 3. 3  偏移四相移相鍵控(OQPSK)                  
 6. 4  M進(jìn)制數(shù)字調(diào)制                  
 6. 4. 1  數(shù)字調(diào)制信號的矢量表示                  
 6. 4. 2  統(tǒng)計(jì)判決理論                  
 6. 4. 3  加性白高斯噪聲干擾下M進(jìn)制確定信號的最佳接收                  
 6. 4. 4  M進(jìn)制振幅鍵控(MASK)                  
 6. 4. 5  M進(jìn)制移相鍵控(MPSK)                  
 6. 4. 6  正交幅度調(diào)制(QAM)