CPLD/FPGA的開發(fā)與應(yīng)用

定　價(jià)：￥29.00

作　者：	徐志軍，徐光輝編著
出版社：	電子工業(yè)出版社
叢編項(xiàng)：	EDA工具應(yīng)用叢書
標(biāo)　簽：	CPLD

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ISBN：	9787505369092	出版時(shí)間：	2002-01-01	包裝：	膠版紙
開本：	26cm	頁數(shù)：	316	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　CPLD/FPGA是目前應(yīng)用最為廣泛的兩種可編程專用集成電路（ASIC），特別適合于產(chǎn)品的樣品開發(fā)與小批量生產(chǎn)。本書從現(xiàn)代電子系統(tǒng)設(shè)計(jì)的角度出發(fā)，以全球著名的可編程邏輯器件供應(yīng)商Xilinx公司的產(chǎn)品為背景，系統(tǒng)全面地介紹該公司的CPLD/FPGA產(chǎn)品的結(jié)構(gòu)原理、性能特點(diǎn)、設(shè)計(jì)方法以及相應(yīng)的EDA工具軟件，重點(diǎn)介紹CPLD/FPGA在數(shù)字系統(tǒng)設(shè)計(jì)、數(shù)字通信與數(shù)字信號(hào)處理等領(lǐng)域中的應(yīng)用。本書內(nèi)容新穎、技術(shù)先進(jìn)、由淺入深，既有關(guān)于大規(guī)模可編程邏輯器件的系統(tǒng)論述，又有豐富的設(shè)計(jì)應(yīng)用實(shí)例。對(duì)于從事各類電子系統(tǒng)（通信、雷達(dá)、程控交換、計(jì)算機(jī)等）設(shè)計(jì)的科研人員和應(yīng)用設(shè)計(jì)工程師，這是一本具有實(shí)用價(jià)值的新技術(shù)應(yīng)用參考書。本書也可作為高等院校電子類高年級(jí)本科生或研究生的教材或教學(xué)參考書。

作者簡(jiǎn)介

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圖書目錄

第1章  可編程ASIC與EDA技術(shù)
1.1  電子系統(tǒng)設(shè)計(jì)與ASIC技術(shù)
1.1.1  電子系統(tǒng)的設(shè)計(jì)方法
1.1.2  ASIC的特點(diǎn)及其設(shè)計(jì)流程
1.1.3  ASIC不同設(shè)計(jì)方法的特點(diǎn)
1.2  EDA技術(shù)的基本特征和工具
1.2.1  EDA技術(shù)的范疇
1.2.2  EDA技術(shù)的基本特征
1.2.3  EDA的基本工具
1.3  可編程ASIC及其特點(diǎn)
1.3.1  可編程ASIC簡(jiǎn)介
1.3.2  可編程ASIC的主要特點(diǎn)
1.3.3  可編程ASIC的發(fā)展趨勢(shì)
第2章  Xilinx CPLD系列器件
2.1  簡(jiǎn)介
2.1.1  XC9500系列CPLD器件
2.1.2  XPLA系列CPLD器件
2.2  XC9500系列器件的結(jié)構(gòu)
2.2.1  功能塊
2.2.2  宏單元
2.2.3  乘積項(xiàng)分配器
2.2.4  FastCONNECT開關(guān)矩陣
2.2.5  輸入輸出塊
2.2.6  持續(xù)性
2.2.7  低功率模式
2.2.8  加電特性
2.3  XPLA系列器件的結(jié)構(gòu)
2.3.1  邏輯塊
2.3.2  宏單元
2.3.3  輸入輸出單元
2.3.4  簡(jiǎn)單時(shí)序模型
2.3.5  擺率控制
2.4  Xilinx CPLD器件的命名
第3章  Xilinx FPGA系列器件
3.1  簡(jiǎn)介
3.1.1  XC4000/Spartan系列器件
3.1.2  Virtex/Virtex-E系列器件
3.2  Spartan系列器件的結(jié)構(gòu)
3.2.1  可配置邏輯塊（CLB）
3.2.2  輸入輸出塊（IOB）
3.2.3  快速進(jìn)位邏輯
3.3  Spartan系列FPGA器件的配置
3.3.1  分布式RAM
3.3.2  配置和測(cè)試
3.4  Virtex系列FPGA器件的結(jié)構(gòu)
3.4.1  Virtex陣列
3.4.2  輸入輸出塊（IOB）
3.4.3  可配置邏輯塊（CLB）
3.4.4  時(shí)鐘分布
第4章  CPLD/FPGA的邊界掃描測(cè)試
4.1  引言
4.2  IEEE 1149.1邊界掃描測(cè)試的結(jié)構(gòu)
4.3  JTAG BST操作控制
4.3.1  抽樣/預(yù)加載（SAMPLE/PRELOAD）指令模式
4.3.2  外測(cè)試（EXTEST）指令模式
4.3.3  旁路（BYPASS）指令模式
4.3.4  用戶碼（USRCODE）指令模式
4.3.5  ID碼（IDCODE）指令模式
4.4  Xilinx器件的邊界掃描
4.4.1  數(shù)據(jù)寄存器（Data Register）
4.4.2  指令集（Instruction Set）
4.4.3  位順序（Bit Sequence）
4.4.4  在設(shè)計(jì)中插入邊界掃描
4.5  邊界掃描描述語言（BSDL）
4.6  Xilinx器件下載
4.6.1  MultiLINX下載電纜
4.6.2  Xchecker下載電纜
4.6.3  并行下載電纜
4.7  Altera與Lattice公司CPLD下載電路
第5章  Xilinx Foundation應(yīng)用基礎(chǔ)
5.1  Xilinx Foundation簡(jiǎn)介
5.2  安裝Xilinx Foundation
5.2.1  系統(tǒng)需求
5.2.2  安裝與卸載
5.2.3  授權(quán)文件（LICENSE.DAT）
5.3  Foundation應(yīng)用入門
5.3.1  工具欄
5.3.2  菜單命令
5.4  Foundation設(shè)計(jì)流程
5.4.1  原理圖方式設(shè)計(jì)流程
5.4.2  HDL方式設(shè)計(jì)流程
5.5  設(shè)計(jì)實(shí)例
5.5.1  HDL流程方式設(shè)計(jì)向?qū)?nbsp;
5.5.2  原理圖流程方式設(shè)計(jì)向?qū)?nbsp;
第6章  Foundation高級(jí)應(yīng)用
6.1  設(shè)計(jì)輸入
6.1.1  HDL（硬件描述語言）輸入方式
6.1.2  FSM（狀態(tài)機(jī)）輸入方式
6.1.3  Schematic（原理圖）輸入方式
6.2  功能仿真和時(shí)序仿真
6.2.1  功能仿真
6.2.2  時(shí)序仿真
6.3  LogiBLOX的應(yīng)用
6.4  引腳鎖定與器件下載編程
6.4.1  引腳鎖定
6.4.2  CPLD器件的編程下載
第7章  VHDL語言簡(jiǎn)介
7.1  概述
7.2  VHDL語言的基本結(jié)構(gòu)
7.2.1  VHDL語言基本單元及其構(gòu)成
7.2.2  VHDL語言構(gòu)造體的子結(jié)構(gòu)描述
7.2.3  包集合. 庫(kù)及配置
7.2.4  VHDL的常用語句
7.3  VHDL語言的數(shù)據(jù)類型及運(yùn)算操作符
7.3.1  VHDL語言的客體及其分類
7.3.2  VHDL語言的數(shù)據(jù)類型
7.3.3  VHDL語言的運(yùn)算操作符
7.4  常用電路的VHDL描述
第8章  CPLD/FPGA在數(shù)字系統(tǒng)設(shè)計(jì)中的應(yīng)用
8.1  半整數(shù)分頻器
8.1.1  小數(shù)分頻的基本原理
8.1.2  電路組成
8.1.3  VHDL程序
8.1.4  仿真波形
8.2  MIDI音樂發(fā)生器
8.2.1  音名與頻率的關(guān)系
8.2.2  音長(zhǎng)的控制
8.2.3  演奏時(shí)音名的動(dòng)態(tài)顯示
8.2.4  Verilog HDL程序
8.2.5  下載驗(yàn)證
8.3  實(shí)用多功能電子表
8.3.1  功能描述
8.3.2  電路組成
8.3.3  Verilog HDL程序
8.3.4  下載驗(yàn)證
8.4  實(shí)用交通燈
8.4.1  引腳定義
8.4.2  內(nèi)部結(jié)構(gòu)
8.4.3  VHDL程序
8.4.4  設(shè)計(jì)說明
8.4.5  仿真波形
8.5  實(shí)用電梯控制器
8.5.1  外部接口
8.5.2  內(nèi)部結(jié)構(gòu)
8.5.3  VHDL程序
8.5.4  設(shè)計(jì)說明
第9章  CPLD/FPGA在通信領(lǐng)域的應(yīng)用
9.1  2FSK/2PSK信號(hào)產(chǎn)生器
9.1.1  2FSK基本原理
9.1.2  2FSK信號(hào)產(chǎn)生器
9.1.3  2FSK/2PSK信號(hào)產(chǎn)生器
9.1.4  VHDL程序
9.1.5  仿真波形
9.2  位同步信號(hào)的提取
9.2.1  微分整流型數(shù)字鎖相位同步法原理
9.2.2  CPLD器件實(shí)現(xiàn)位同步的基本原理
9.2.3  性能改進(jìn)
9.2.4  外部接口
9.2.5  VHDL程序
9.3  循環(huán)冗余校驗(yàn)（CRC）
9.3.1  基本原理
9.3.2  外部接口
9.3.3  內(nèi)部結(jié)構(gòu)
9.3.4  Verilog HDL程序
9.3.5  程序說明
9.3.6  仿真波形
9.4  PCM采編器
9.4.1  基本原理
9.4.2  PCM采編器的實(shí)現(xiàn)
9.4.3  VHDL程序
9.4.4  仿真波形
9.5  Gold碼產(chǎn)生器
9.5.1  DS-SS系統(tǒng)中的PN序列
9.5.2  LFSR的實(shí)現(xiàn)結(jié)構(gòu)
9.5.3  Gold碼產(chǎn)生器
9.5.4  VHDL程序
9.6  CDMA匹配濾波器
9.6.1  匹配濾波器原理
9.6.2  簡(jiǎn)單匹配濾波器的結(jié)構(gòu)
9.6.3  倒置型FIR濾波器
9.6.4  并行匹配濾波器
9.6.5  折疊濾波器
9.6.6  VHDL程序
第10章  CPLD/FPGA在DSP領(lǐng)域的應(yīng)用
10.1  快速加法器的設(shè)計(jì)
10.1.1  串聯(lián)加法器與并行加法器
10.1.2  流水線結(jié)構(gòu)
10.1.3  流水線加法器
10.1.4  Verilog HDL程序
10.1.5  性能對(duì)比
10.2  快速乘法器的設(shè)計(jì)
10.2.1  硬件乘法器的基本原理
10.2.2  一種實(shí)用的硬件乘法器
10.2.3  VHDL程序
10.2.4  性能分析
10.3  圖像解碼中IDCT變換的實(shí)現(xiàn)
10.3.1  DCT/IDCT的基本原理
10.3.2  二維IDCT的FPGA實(shí)現(xiàn)
10.3.3  Verilog HDL程序
10.3.4  實(shí)現(xiàn)結(jié)果
第11章  CPLD/FPGA在微機(jī)系統(tǒng)領(lǐng)域的應(yīng)用
11.1  存儲(chǔ)器設(shè)計(jì)
11.1.1  靜態(tài)隨機(jī)存儲(chǔ)器SRAM
11.1.2  堆棧
11.2  PS/2鍵盤接口邏輯設(shè)計(jì)
11.3  MCS-51單片機(jī)與CPLD/FPGA接口邏輯設(shè)計(jì)
11.3.1  總線方式
11.3.2  獨(dú)立方式
11.4  VGA顯示器彩條信號(hào)發(fā)生器
11.4.1  基本原理
11.4.2  VHDL程序
11.4.3  適配下載驗(yàn)證
11.5  RS232通信方式控制電子琴
11.5.1  基本原理
11.5.2  VHDL程序
11.5.3  適配下載驗(yàn)證
11.6  可編程8255并行I/O接口芯片的設(shè)計(jì)
11.6.1  8255芯片外部接口
11.6.2  8255芯片內(nèi)部結(jié)構(gòu)
11.6.3  8255控制字及工作方式
11.6.4  VHDL程序
附錄  GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)使用介紹
A. GW48-CK教學(xué)實(shí)驗(yàn)系統(tǒng)使用介紹
B. 實(shí)驗(yàn)電路結(jié)構(gòu)圖
C. GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表
參考文獻(xiàn)