數(shù)字邏輯與數(shù)字集成電路（第2版）

第1章 數(shù)制和編碼
1.1 數(shù)制
1.1.1 二進(jìn)制
1.1.2 八進(jìn)制
1.1.3 十六進(jìn)制
1.1.4 二進(jìn)制與八進(jìn)制、十六進(jìn)制之間的轉(zhuǎn)換
1.1.5 二進(jìn)制與十進(jìn)制之間的轉(zhuǎn)換
1.2 編碼
1.2.1 帶符號的二進(jìn)制數(shù)的編碼
1.2.2 帶小數(shù)點的數(shù)的編碼
1.2.3 十進(jìn)制數(shù)的二進(jìn)制編碼
1.2.4 格雷碼
1.2.5 字符編碼
習(xí)題
第2章 邏輯代數(shù)及邏輯函數(shù)的化簡
2.1 邏輯代數(shù)的基本原理
2.1.1 邏輯代數(shù)的基本運算
2.1.2 邏輯代數(shù)的基本公式、規(guī)則、附加公式
2.1.3 基本邏輯電路
2.2 邏輯函數(shù)的化簡
2.2.1 公式法化簡邏輯函數(shù)
2.2.2 圖解法化簡邏輯函數(shù)
2.2.3 單輸出邏輯函數(shù)的表格法化簡
2.2.4 多輸出邏輯函數(shù)的表格法化簡
2.2.5 包含任意項的邏輯函數(shù)的化簡
2.2.6 不同形式邏輯函數(shù)的變換及化簡
習(xí)題
第3章 集成門電路與觸發(fā)器
3.1 集成邏輯電路的分類
3.2 正邏輯和負(fù)邏輯的概念
3.3 TTL門電路
3.3.1 “與非”門
3.3.2 “與或非”門
3.3.3 “與”門
3.3.4 “異或”門和“異或非”門
3.3.5 三態(tài)門
3.4 觸發(fā)器
3.4.1 基本R-S觸發(fā)器
3.4.2 電位觸發(fā)方式的觸發(fā)器
3.4.3 邊沿觸發(fā)方式的觸發(fā)器
3.4.4 比較電位觸發(fā)器和邊沿觸發(fā)器
3.4.5 主-從觸發(fā)方式的觸發(fā)器
3.5 觸發(fā)器的開關(guān)特性及時鐘偏移
3.6 TTL系列
習(xí)題
第4章 組合邏輯電路
4.1 譯碼器
4.1.1 變量譯碼器
4.1.2 碼制變換譯碼器
4.1.3 顯示譯碼器
4.2 數(shù)據(jù)選擇器
4.2.1 原理
4.2.2 常見的數(shù)據(jù)選擇器
4.2.3 數(shù)據(jù)選擇器的應(yīng)用
4.3 編碼器
4.4 數(shù)字比較器
4.4.1 并行比較器的原理
4.4.2 分段比較的原理
4.5 算術(shù)邏輯運算單元
4.5.1 一位加法器
4.5.2 4位串行進(jìn)位加法器
4.5.3 4位并行進(jìn)位加法器
4.5.4 16位并行進(jìn)位加法器
4.5.5 算術(shù)邏輯運算單元
4.5.6 超前進(jìn)位擴展器
4.6 奇偶檢測電路
4.6.1 原理
4.6.2 奇偶檢測電路
4.6.3 奇偶檢測電路的應(yīng)用和擴展
4.7 組合邏輯電路中的競爭和險象
4.8 集成化組合邏輯電路的開關(guān)參數(shù)
4.8.1 譯碼器的開關(guān)參數(shù)
4.8.2 數(shù)據(jù)選擇器的開關(guān)參數(shù)
4.8.3 算術(shù)邏輯運算單元的開關(guān)參數(shù)
4.9 組合邏輯電路的測試
習(xí)題
第5章 同步時序電路
5.1 同步時序電路的結(jié)構(gòu)
5.2 激勵表、狀態(tài)表及狀態(tài)圖
5.3 同步時序電路的分析
5.4 同步時序電路的設(shè)計
5.4.1 原始狀態(tài)表的構(gòu)成
5.4.2 狀態(tài)表的簡化
5.4.3 狀態(tài)分配、求激勵函數(shù)與輸出函數(shù)
5.4.4 不完全確定狀態(tài)的同步時序電路的設(shè)計
5.4.5 設(shè)計舉例
5.5 集成化的同步時序電路
5.5.1 寄存器
5.5.2 移位寄存器
5.5.3 寄存器和移位寄存器的應(yīng)用
5.5.4 同步計數(shù)器
5.6 同步時序電路的測試
習(xí)題
第6章 異步時序電路
6.1 脈沖異步電路
6.1.1 脈沖異步電路的分析與設(shè)計
6.1.2 集成化的脈沖異步電路
6.2 電位異步電路
6.2.1 電位異步電路的分析
6.2.2 電位異步電路的設(shè)計
6.3 異步時序電路的競爭與冒險現(xiàn)象一
6.3.1 競爭現(xiàn)象
6.3.2 冒險現(xiàn)象
習(xí)題
第7章 可編程邏輯電路
7.1 只讀存儲器
7.2 可編程序邏輯陣列
7.3 可編程序陣列邏輯
7.4 通用陣列邏輯
7.5 可編程門陣列
習(xí)題
參考文獻(xiàn)