電子系統(tǒng)集成設(shè)計技術(shù)

第1章 電子系統(tǒng)集成設(shè)計概述
1.1 數(shù)字系統(tǒng)和VLSI
1.2 ASIC/SOC設(shè)計與CAX
1.3 ASIC/SOC設(shè)計與制造
1.4 電子設(shè)計技術(shù)
1.5 EDA設(shè)計工具
1.6 課程設(shè)計習題
第2章 IC制造與測試
2.1 IC工藝牽動設(shè)計
2.2 MOS晶體管與連線
2.3 VLSI加工流程
2.4 線路、版圖與掩模
2.5 IC測試與故障
2.6 課程設(shè)計習題
第3章 ASIC底層電路及版圖設(shè)計
3.1 CMOS反相器
3.2 存儲器和I/O電路
3.3 模擬ASIC電路
3.4 ASIC半定制技術(shù)
3.5 平面規(guī)劃與布局布線
3.6 IC版圖設(shè)計與電氣規(guī)劃
3.7 IC版圖格式
3.8 課程設(shè)計習題
*3.9 版圖設(shè)計工具Tanner Tools
第4章 數(shù)字電路設(shè)計技術(shù)
4.1 CMOS門電路
4.2 時序與時序電路
4.3 時序邏輯設(shè)計
4.4 算術(shù)邏輯構(gòu)件設(shè)計
4.5 分析、仿真與驗證
4.6 設(shè)計綜合與優(yōu)化
4.7 EDIF格式
4.8 課程設(shè)計習題
*4.9 電路設(shè)計工具Viewlogic
第5章 可編程器件底層設(shè)計
5.1 可編程芯片概述
5.2 Xilinx FPGA結(jié)構(gòu)
5.3 FPGA版圖設(shè)計
5.4 FPGA編程及嵌入設(shè)計
5.5 FPGA和CPLD進展述評
5.6 課程設(shè)計習題
第6章 VHDL硬件設(shè)計語言
6.1 VHDL語言設(shè)計概述
6.2 VHDL可編譯源設(shè)計單元
6.3 VHDL語言基礎(chǔ)知識
6.4 時序語句與行為描述
6.5 信號與信號賦值
6.6 并發(fā)行為性語句與數(shù)據(jù)流描述
6.7 元件層次與結(jié)構(gòu)描述
6.8 VHDL設(shè)計舉例
6.9 課程設(shè)計復習
*6.10 VHDL設(shè)計工具V-System
*6.11 VHDL相關(guān)標準
第7章 Verilog HDL硬件設(shè)計語言
7.1 Verilog HDL概要
7.2 Verilog HDL基礎(chǔ)知識
7.3 邏輯門及時延模型
7.4 數(shù)據(jù)流風格描述
7.5 行為風格描述
7.6 結(jié)構(gòu)風格描述
7.7 編譯仿真輔助技術(shù)
7.8 Verilog HDL設(shè)計測試技術(shù)
7.9 Verilog HDL與VHDL對比
7.10 課程設(shè)計習題
*7.11 IEEE-1364 Verilog HDL標準
第8章 ASIC/SOC系統(tǒng)設(shè)計技術(shù)
8.1 時序電路與時序設(shè)計
8.2 系統(tǒng)與電路結(jié)構(gòu)設(shè)計
8.3 處理器并行算法與結(jié)構(gòu)
8.4 芯片內(nèi)外互連技術(shù)
8.5 芯片低功耗設(shè)計
8.6 可測性設(shè)計與可靠性分析
8.7 ASIC/SOC設(shè)計方法學
主要參考文獻