日立H8/3048系列單片機應用技術

     目錄
   第一章 概 述
    1.1系列概況
    1.2內部結構和引腳配置
   第二章 CPU
    2.1CPU概要
    2.1.1H8/300H 的特點
    2.1.2與H8/300CPU的不同點
    2.2CPU運作方式和地址空間
    2.3寄存器配置
    2.3.1通用寄存器
    2.3.2控制寄存器
    2.3.3CPU寄存器的初值
    2.4數(shù)據(jù)格式
    2.4.1通用寄存器數(shù)據(jù)格式
    2.4.2存儲器數(shù)據(jù)格式
    2.5處理狀態(tài)
    2.5.1程序執(zhí)行狀態(tài)和例外處理狀態(tài)
    2.5.2例外處理過程
    2.5.3總線釋放、復位和掉電狀態(tài)
    2.6基本操作的時序
    2.6.1片內存儲器訪問時序
    2.6.2片內支持模塊訪問時序
    2.6.3對片外存儲器空間的訪問
   第三章 指令系統(tǒng)
    3.1指令代碼格式
    3.2尋址方式
    3.2.1寄存器直接尋址
    3.2.2寄存器間接尋址
    3.2.3帶偏移量的寄存器間接尋址
    3.2.4增減址型寄存器間接尋址
    3.2.5絕對地址尋址
    3.2.6立即尋址
    3.2.7程序計數(shù)器相對尋址
    3.2.8存儲器間接尋址
    3.3指令詳解
    3.3.1數(shù)據(jù)傳送指令
    3.3.2算術運算指令
    3.3.3邏輯運算指令
    3.3.4移位操作指令
    3.3.5位處理指令
    3.3.6跳轉指令
    3.3.7系統(tǒng)控制指令
    3.3.8數(shù)據(jù)塊傳送指令EEPMOV
    3.4除法指令應用中的特殊問題
    3.4.1帶符號除法、0除數(shù)及溢出
    3.4.2無符號除法、0除數(shù)及溢出
   第四章 運作方式和總線控制器
    4.1運作方式
    4.1.1運作方式的選擇
    4.1.2方式和系統(tǒng)控制寄存器
    4.1.3七種運作方式
    4.2總線控制器
    4.2.1總線控制器的結構及特點
    4.2.2總線控制器的運作
    4.2.3使用注意事項
   第五章 例外處理及中斷控制器
    5.1例外處理
    5.1.1概要
    5.1.2復位
    5.1.3中斷
    5.1.4陷阱指令
    5.1.5例外處理后的堆棧狀況
    5.2中斷控制器
    5.2.1概要
    5.2.2中斷控制寄存器
    5.2.3中斷源
    5.2.4中斷響應過程
    5.2.5中斷響應時序
    5.2.6中斷響應時間
    5.2.7中斷與關中斷指令間的競爭
    5.2.8某些禁止中斷的指令
   第六章 刷新控制器
    6.1內部結構和特點
    6.2控制寄存器
    6.2.1刷新控制寄存器RFSHCR
    6.2.2刷新定時控制/狀態(tài)寄存器RTMCSR
    6.2.3刷新定時計數(shù)器RTCNT
    6.2.4刷新時間常數(shù)寄存器RTCOR
    6.3刷新控制器的運作
    6.3.1刷新控制器的三項功能
    6.3.2DRAM刷新控制
    6.3.3偽靜態(tài)RAM刷新控制
    6.3.4間隔定時
    6.4中斷源
    6.5使用注意事項
   第七章 DMA控制器
    7.1DMAC概要
    7.1.1DMAC的特點
    7.1.2內部結構
    7.1.3功能概要
    7.2短地址方式下的寄存器
    7.2.1存儲地址寄存器MAR
    7.2.2I/O地址寄存器IOAR
    7.2.3執(zhí)行傳送計數(shù)寄存器ETCR
    7.2.4數(shù)據(jù)傳送控制寄存器DTCR
    7.3全地址方式下的寄存器
    7.3.1存儲地址寄存器MAR
    7.3.2I/O地址寄存器IOAR
    7.3.3執(zhí)行傳送計數(shù)寄存器ETCR
    7.3.4數(shù)據(jù)傳送控制寄存器DTCR
    7.4DMAC的運作
    7.4.1運作方式概要
    7.4.2I/O方式
    7.4.3空閑方式
    7.4.4重復方式
    7.4.5正常方式
    7.4.6塊傳送方式
    7.4.7DMAC的啟動
    7.4.8DMAC總線周期
    7.4.9多通道運作
    7.4.10外部總線請求、刷新控制器和DMAC
    7.4.11NMI中斷和DMAC
    7.4.12DMA傳送的夭折
    7.4.13全地址方式的退出
    7.4.14復位狀態(tài)、待機方式和休眠方式下的DMAC狀態(tài)
    7.5DMA中斷
    7.6使用注意事項
    7.6.1關于字數(shù)據(jù)傳送
    7.6.2DMAC自身存取
    7.6.3對存儲地址寄存器的長字存取
    7.6.4關于全地址方式的設定
    7.6.5關于內部中斷對DMAC的啟動
    7.6.6NMI中斷和塊傳送方式
    7.6.7存儲地址和I/O地址寄存器
    7.6.8傳送天折時的總線周期
   第八章 輸入/輸出端口
    8.1端口1
    8.1.1端口功能
    8.1.2內部結構及運作原理
    8.2端口2
    8.2.1端口功能
    8.2.2內部結構及運作原理
    8.3端口3
    8.3.1端口功能
    8.3.2內部結構及運作原理
    8.4端口4
    8.4.1端口功能
    8.4.2內部結構及運作原理
    8.5端口5
    8.5.1端口功能
    8.5.2內部結構及運作原理
    8.6端口6
    8.6.1端口功能
    8.6.2內部結構及運作原理
    8.7端口7
    8.7.1端口功能
    8.7.2內部結構及運作原理
    8.8端口8
    8.8.1端口功能
    8.8.2內部結構及運作原理
    8.9端口9
    8.9.1端口功能
    8.9.2內部結構及運作原理
    8.10端口A
    8.10.1端口功能
    8.10.2內部結構及運作原理
    8.11端口B
    8.11.1端口功能
    8.11.2內部結構及運作原理
   第九章 16位集成定時單元
    9.1結構與特點
    9.1.1內部結構
    9.1.2ITU的特點
    9.1.3輸入/輸出引腳
    9.1.4寄存器配置
    9.2寄存器功能
    9.2.1定時器啟動寄存器TSTR
    9.2.2定時器同步寄存器TSNC
    9.2.3定時器方式寄存器TMDR
    9.2.4定時器功能控制寄存器TFCR
    9.2.5定時器輸出主許寄存器TOER
    9.2.6定時器輸出控制寄存器TOCR
    9.2.7定時計數(shù)器TCNT
    9.2.8通用寄存器GRA和GRB
    9.2.9緩沖寄存器BRA和BRB
    9.2.10定時器控制寄存器TCR
    9.2.11定時器I/O控制寄存器TIOR
    9.2.12定時器狀態(tài)寄存器TSR
    9.2.13定時器中斷允許寄存器TIER
    9.3與CPU接口
    9.3.116位存取寄存器
    9.3.28位存取寄存器
    9.4ITU的運作
    9.4.1運作方式概要
    9.4.2基本功能
    9.4.3同步方式
    9.4.4PWM方式
    9.4.5復位同步PWM方式
    9.4.6互補PWM方式
    9.4.7計相方式
    9.4.8緩沖功能
    9.4.9ITU輸出時序
    9.5ITU中斷
    9.5.1狀態(tài)標志的置位
    9.5.2狀態(tài)標志的清0
    9.5.3ITU中斷源和DMA控制器的啟動
    9.6ITU使用注意事項
    9.6.1TCNT寫入與清0間的競爭
    9.6.2TCNT字寫入與遞增間的競爭
    9.6.3TCNT字節(jié)寫入與遞增間的競爭
    9.6.4通用寄存器寫與比較相等間的競爭
    9.6.5TCNT寫與上溢或下溢間的競爭
    9.6.6通用寄存器讀與輸入捕捉間的競爭
    9.6.7計數(shù)器被輸入捕獲清0與計數(shù)器遞增間的競爭
    9.6.8通用寄存器寫與輸入捕捉間的競爭
    9.6.9緩沖寄存器寫與輸入捕捉間的競爭
    9.6.10幾點注釋
   第十章 可編程定時式樣控制器
    10.1結構和特點
    10.1.1內部結構
    10.1.2特點
    10.1.3TPC引腳和寄存器配置
    10.2寄存器功能
    10.2.1端口A數(shù)據(jù)方向寄存器PADDR
    10.2.2端口A數(shù)據(jù)寄存器PADR
    10.2.3端口B數(shù)據(jù)方向寄存器PBDDR
    10.2.4端口B數(shù)據(jù)寄存器PBDR
    10.2.5后續(xù)數(shù)據(jù)寄存器NDRA
    10.2.6后續(xù)數(shù)據(jù)寄存器NDRB
    10.2.7后續(xù)數(shù)據(jù)允許寄存器NDERA
    10.2.8后續(xù)數(shù)據(jù)允許寄存器NDERB
    10.2.9TPC輸出控制寄存器TPCR
    10.2.10TPC輸出方式寄存器TPMR
    10.3TPC 的運作
    10.3.1概要
    10.3.2輸出時序
    10.3.3正常TPC輸出
    10.3.4不重疊TPC輸出
    10.3.5TPC輸出的ITU輸入捕獲觸發(fā)
    10.4TPC使用注意事項
    10.4.1TPC輸出引腳的運作
    10.4.2關于不重疊輸出的幾點說明
   第十一章 監(jiān)視定時器
    11.1結構和特點
    11.1.1內部結構
    11.1.2特點
    11.1.3引腳和寄存器配置
    11.2寄存器功能
    11.2.1定時計數(shù)器TCNT
    11.2.2定時控制/狀態(tài)寄存器TCSR
    11.2.3復位控制/狀態(tài)寄存器RSTCSR
    11.2.4關于寄存器存取的幾點說明
    11.3WDT的運作
    11.3.1監(jiān)視定時器的運作
    11.3.2間隔定時器的運作
    11.3.3溢出標志OVF置位時序
    11.3.4監(jiān)視定時器復位位WRST置位時序
    11.4中斷
    11.5使用注意事項
   第十二章 串行通訊接口
    12.1結構與特點
    12.1.1內部結構
    12.1.2SCI的運作特點
    12.1.3SCI的I/O引腳
    12.1.4SCI寄存器配置
    12.2SCI寄存器功能
    12.2.1接收移位寄存器RSR
    12.2.2接收數(shù)據(jù)寄存器RDR
    12.2.3發(fā)送移位寄存器TSR
    12.2.4發(fā)送數(shù)據(jù)寄存器TDR
    12.2.5串行方式寄存器SMR
    12.2.6串行控制寄存器SCR
    12.2.7串行狀態(tài)寄存器SSR
    12.2.8位率寄存器BRR
    12.3SCI的運作
    12.3.1概要
    12.3.2異步方式下的運作
    12.3.3多機通訊
    12.3.4同步運作
    12.4SCI中斷
    12.53CI使用注意事項
    12.5.1TDR寫入和TDRE標志
    12.5.2同時多項接收錯誤
    12.5.3中止信號的發(fā)送、檢測及處理
    12.5.4接收出錯標志及發(fā)送器的運作
    12.5.5異步方式數(shù)據(jù)接收時序及接收裕度
    12.5.6DMAC的用法限制
   第十三章 靈巧卡接口
    13.1內部結構和特點
    13.1.1內部結構
    13.1.2靈巧卡接口的特點
    13.2寄存器功能
    13.2.1靈巧卡方式寄存器SCMR
    13.2.2串行狀態(tài)寄存器SSR
    13.3靈巧卡接口的運作
    13.3.1運作概要
    13.3.2引腳的連接
    13.3.3數(shù)據(jù)格式
    13.3.4寄存器的設定值
    13.3.5時鐘
    13.3.6數(shù)據(jù)的發(fā)送和接收
    13.4靈巧卡接口使用注意事項
   第十四章 A/D、D/A轉換器
    14.1A/D轉換器的結構及特點
    14.1.1A/D轉換器的內部結構
    14.1.2A/D轉換器的輸入引腳
    14.1.3A/D轉換器的寄存器配置
    14.1.4A/D轉換器的特點
    14.2A/D寄存器功能
    14.2.1A/D數(shù)據(jù)寄存器A至D
    14.2.2A/D控制/狀態(tài)寄存器ADCSR
    14.2.3A/D控制寄存器ADCR
    14.3A/D轉換器與CPU接口
    14.4A/D轉換器的運作
    14.4.1單一方式
    14.4.2掃描方式
    14.4.3輸入采樣和A/D轉換時間
    14.4.4外部觸發(fā)輸入時序
    14.5ADI中斷
    14.6A/D轉換器使用注意事項
    14.7D/A轉換器的結構與特點
    14.7.1D/A轉換器的內部結構
    14.7.2D/A轉換器的特點
    14.8D/A 寄存器功能
    14.8.1D/A數(shù)據(jù)寄存器DADR0和DADR1
    14.8.2D/A控制寄存器DACR
    14.8.3D/A待機控制寄存器DASTCR
    14.9D/A轉換器的運作
    14.10D/A輸出控制
   第十五章 片內RAM和ROM
    15.1片內RAM
    15.1.1片內RAM結構
    15.1.2片內RAM的運作
    15.2片內ROM
    15.2.1片內ROM結構
    15.2.2PROM方式
    15.2.3PROM編程
    15.2.4編程數(shù)據(jù)的可靠性
   第十六章 時鐘脈沖發(fā)生器和掉電狀態(tài)
    16.1時鐘脈沖發(fā)生器
    16.1.1概要
    16.1.2振蕩器電路
    16.1.3占空比調整電路和定標器
    16.1.4分頻器
    16.2掉電狀態(tài)
    16.2.1概要
    16.2.2有關寄存器功能
    16.2.3休眠方式
    16.2.4軟件待機方式
    16.2.5硬件待機方式
    16.2.6模塊待機功能
    16.2.7系統(tǒng)時鐘輸出禁止功能
   附錄