數(shù)字集成系統(tǒng)的結構化設計與高層次綜合

第1章  引言
1.1  設計層次
1.2  設計描述的文字表示及圖形表示
1.3  集成電路設計與綜合
1.4  從頂向下和從底向上的設計方式
第2章  硬件的VHDL模型
2.1  硬件描述語言和VHDL
2.2  VHDL實體、結構體和進程
2.3  延時
2.4  延時與并發(fā)性
2.5  順序執(zhí)行語句與并發(fā)執(zhí)行語句
2.6  仿真、仿真周期及仿真器中延時的實現(xiàn)
2.7  硬件的行為描述和條件語句
2.8  同步語句
2.9  循環(huán)
2.10  過程與函數(shù)
第3章  基本邏輯單元的VHDL模型
3.1  組合邏輯電路的造型
3.2  時序邏輯電路的造型
3.3  存儲器
3.4  邏輯門級精度的模型
3.5  VITAL規(guī)范
3.6  多值邏輯
第4章  系統(tǒng)級設計
4.1  在行為域內構千硬件的行為模型
4.2  系統(tǒng)間互連的表示
4.3  系統(tǒng)的算法模型
4.4  系統(tǒng)級設計實例
第5章  寄存器傳輸級設計
5.1  由算法模型向數(shù)據(jù)流模型的變換
5.2  控制單元設計
5.3  超級精簡指令集計算機URISC
5.4  80C51兼容微控制器的寄存器級設計
5.5  VHDL語言結構向硬件的映射
第6章  多層次混合設計
6.1  組合邏輯電路設計
6.2  時序邏輯電路設計
6.3  微程序控制單元設計
第7章  行為綜合
7.1  設計表示的中間格式
7.2  行為綜合的目標結構
7.3  行為綜合流程
7.4  行為綜合的VHDL建模
8.1  算法綜合的優(yōu)點
8.2  調度
8.3  基于數(shù)據(jù)流圖的調度技術
8.4  基于控制流圖的調度技術
8.5  分配技術
8.6  根據(jù)分配建立VHDL有限狀態(tài)機模型
第9章  VHDL在其他設計領域的應用
9.1  VHDL在模擬/混合信號系統(tǒng)設計中的應用
9.2  VHDL在VLSI測試中的應用
9.3  性能模型
練習題
參考文獻