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當(dāng)前位置：首頁(yè)出版圖書科學(xué)技術(shù)工業(yè)技術(shù)自動(dòng)化技術(shù)、計(jì)算技術(shù)EDA技術(shù)及應(yīng)用（第二版）

EDA技術(shù)及應(yīng)用（第二版）

定　價(jià)：￥23.00

作　者：	譚會(huì)生，張昌凡編著
出版社：	西安電子科技大學(xué)出版社
叢編項(xiàng)：	面向21世紀(jì)高等學(xué)校信息工程類專業(yè)系列教材
標(biāo)　簽：	Protel/EDA

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ISBN：	9787560610481	出版時(shí)間：	2001-09-01	包裝：	膠版紙
開本：	26cm	頁(yè)數(shù)：	349	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書以實(shí)用為主線，兼顧普及與提高。全書內(nèi)容分為五個(gè)部分，前四部分為正文，共七章，第5部分為附錄。第1部分概括地闡述了EDA技術(shù)及應(yīng)用的有關(guān)問題（第1章）；第2部分比較全面地介紹了EDA技術(shù)的主要內(nèi)容，包括EDA的物質(zhì)基礎(chǔ)——大規(guī)模可編程邏輯器件FPGA/CPLD的結(jié)構(gòu)及原理（第2章），EDA的主流表達(dá)方式——VHDL的編程基礎(chǔ)（第3章），EDA的設(shè)計(jì)開發(fā)軟件——三個(gè)主流廠家Lattice、Altera、Xilinx公司的設(shè)計(jì)開發(fā)軟件的使用（第4章），EDA的實(shí)驗(yàn)開發(fā)系統(tǒng)——目前性能較好的GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的結(jié)構(gòu)及使用方法（第5章）；第3部分提供了比較多的綜合性的EDA應(yīng)用設(shè)計(jì)實(shí)例（第6章）；第4部分是EDA技術(shù)實(shí)驗(yàn)（第7章）；第5部分是三個(gè)附錄：常用FPGA/CPLD管腳圖（附錄1），VHDL程序設(shè)計(jì)的語法結(jié)構(gòu)（附錄2），利用WWW進(jìn)行EDA資源的檢索（附錄3）。本書取材廣泛，內(nèi)容新穎，觀點(diǎn)鮮明，重點(diǎn)突出，可供高等院校電子工程、通信工程、自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等信息工程類及相近專業(yè)的本科生或研究生使用，也可作為相關(guān)人員的自學(xué)參考書。★本書配有電子教案，有教學(xué)需要者可免費(fèi)索取。

作者簡(jiǎn)介

暫缺《EDA技術(shù)及應(yīng)用（第二版）》作者簡(jiǎn)介

圖書目錄

第1章  緒論 1
1.1  EDA技術(shù)的涵義 1
1.2  EDA技術(shù)的發(fā)展歷程 1
1.3  EDA技術(shù)的主要內(nèi)容 3
1.4  EDA軟件系統(tǒng)的構(gòu)成 5
1.5  EDA工具的發(fā)展趨勢(shì) 6
1.6  EDA的工程設(shè)計(jì)流程 7
1.7  數(shù)字系統(tǒng)的設(shè)計(jì) 10
1.7.1  數(shù)字系統(tǒng)的設(shè)計(jì)模型 10
1.7.2  數(shù)字系統(tǒng)的設(shè)計(jì)方法 11
1.7.3  數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則 12
1.7.4  數(shù)字系統(tǒng)的設(shè)計(jì)步驟 13
1.8  EDA技術(shù)的應(yīng)用展望 14
第2章  大規(guī)模可編程邏輯器件 16
2.1  可編程邏輯器件概述 16
2.1.1  PLD的發(fā)展進(jìn)程 16
2.1.2  PLD的種類及分類方法 18
2.2  復(fù)雜可編程邏輯器件(CPLD) 19
2.2.1  CPLD的基本結(jié)構(gòu) 19
2.2.2  Altera 公司的器件產(chǎn)品 25
2.3  現(xiàn)場(chǎng)可編程門陣列(FPGA) 41
2.3.1  FPGA器件的結(jié)構(gòu) 41
2.3.2  FPGA的配置模式 54
2.3.3  FPGA器件性能比較 59
2.4  在系統(tǒng)可編程(ISP)邏輯器件 61
2.4.1  ispLSI/pLSI 邏輯器件 62
2.4.2  ispLSI/pLSI 1000/E. 2000和3000系列邏輯器件 66
2.4.3  ispLSI 5000V. 6000和8000系列邏輯器件 68
2.5  FPGA和CPLD的開發(fā)應(yīng)用選擇 75
第3章  VHDL編程基礎(chǔ) 79
3.1  概述 79
3.1.1  常用硬件描述語言簡(jiǎn)介 79
3.1.2  VHDL的優(yōu)點(diǎn) 79
3.1.3  VHDL程序設(shè)計(jì)約定 81
3.2  VHDL程序基本結(jié)構(gòu) 81
3.2.1  VHDL程序設(shè)計(jì)舉例 81
3.2.2  VHDL程序的基本結(jié)構(gòu) 84
3.2.3  實(shí)體(ENTITY) 85
3.2.4  結(jié)構(gòu)體(ARCHITECTURE) 87
3.3  VHDL語言要素 89
3.3.1  VHDL文字規(guī)則 89
3.3.2  VHDL數(shù)據(jù)對(duì)象 90
3.3.3  VHDL數(shù)據(jù)類型 93
3.3.4  VHDL操作符 104
3.4  VHDL順序語句 108
3.4.1  賦值語句 108
3.4.2  轉(zhuǎn)向控制語句 110
3.4.3  WAIT 語句 120
3.4.4  子程序調(diào)用語句 123
3.4.5  返回語句(RETURN) 125
3.4.6  空操作語句(NULL) 126
3.4.7  其他語句和說明 127
3.5  VHDL并行語句 134
3.5.1  進(jìn)程語句 135
3.5.2  塊語句 142
3.5.3  并行信號(hào)賦值語句 145
3.5.4  并行過程調(diào)用語句 148
3.5.5  元件例化語句 150
3.5.6  生成語句 152
3.6  子程序(SUBPROGRAM) 156
3.6.1  函數(shù)(FUNCTION) 157
3.6.2  重載函數(shù)(OVERLOADED FUNCTION) 158
3.6.3  過程(PROCEDURE) 160
3.6.4  重載過程(OVERLOADED PROCEDURE) 162
3.7  庫(kù). 程序包及其他 162
3.7.1  庫(kù)(LIBRARY) 162
3.7.2  程序包(PACKAGE) 164
3.7.3  配置(CONFIGURATION) 167
3.8  VHDL描述風(fēng)格 169
3.8.1  行為描述 170
3.8.2  數(shù)據(jù)流描述 171
3.8.3  結(jié)構(gòu)描述 171
3.9  基本邏輯電路設(shè)計(jì) 173
3.9.1  組合邏輯電路設(shè)計(jì) 173
3.9.2  時(shí)序邏輯電路設(shè)計(jì) 180
3.9.3  存儲(chǔ)器設(shè)計(jì) 191
3.10  狀態(tài)機(jī)的VHDL設(shè)計(jì) 197
3.10.1  狀態(tài)機(jī)的基本結(jié)構(gòu)和功能 197
3.10.2  一般狀態(tài)機(jī)的VHDL設(shè)計(jì) 198
3.10.3  摩爾狀態(tài)機(jī)的VHDL設(shè)計(jì) 200
3.10.4  米立狀態(tài)機(jī)的VHDL設(shè)計(jì) 206
第4章  常用EDA工具軟件操作指南 209
4.1  Lattice ispEXPERT 操作指南 209
4.1.1  ispEXPERT  System的安裝 209
4.1.2  原理圖的設(shè)計(jì)操作指南 210
4.1.3  VHDL設(shè)計(jì)操作指南 212
4.2  Altera MAX+plus II操作指南 219
4.2.1  MAX+plus II安裝 219
4.2.2  MAX+plus II操作指南 220
4.3  Xilinx Foundation操作指南 228
4.3.1  Xilinx Foundation的安裝 228
4.3.2  Foundation工程設(shè)計(jì)流程 229
4.3.3  VHDL設(shè)計(jì)操作指南 231
第5章  EDA實(shí)驗(yàn)開發(fā)系統(tǒng) 239
5.1  GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)原理與使用介紹 239
5.1.1  系統(tǒng)主要性能及特點(diǎn) 239
5.1.2  系統(tǒng)工作原理 241
5.1.3  系統(tǒng)主板結(jié)構(gòu)與使用方法 242
5.2  GW48實(shí)驗(yàn)電路結(jié)構(gòu)圖 245
5.2.1  實(shí)驗(yàn)電路信號(hào)資源符號(hào)圖說明 245
5.2.2  各實(shí)驗(yàn)電路結(jié)構(gòu)特點(diǎn)與適用范圍簡(jiǎn)述 246
5.3  GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表 255
5.4  GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)使用示例 258
第6章  VHDL設(shè)計(jì)應(yīng)用實(shí)例 261
6.1  8位加法器的設(shè)計(jì) 261
6.2  8位乘法器的設(shè)計(jì) 263
6.3  序列檢測(cè)器的設(shè)計(jì) 268
6.4  正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器的設(shè)計(jì) 270
6.5  數(shù)字頻率計(jì)的設(shè)計(jì) 272
6.6  秒表的設(shè)計(jì) 277
6.7  MCS-51單片機(jī)與FPGA/CPLD總線接口邏輯設(shè)計(jì) 280
6.8  交通燈信號(hào)控制器的設(shè)計(jì) 284
6.9  語音信箱控制系統(tǒng)的設(shè)計(jì) 287
6.10  PID控制器的設(shè)計(jì) 290
6.11  空調(diào)系統(tǒng)有限狀態(tài)自動(dòng)機(jī)的設(shè)計(jì) 294
6.12  鬧鐘系統(tǒng)的設(shè)計(jì) 296
6.12.1  鬧鐘系統(tǒng)的設(shè)計(jì)要求及設(shè)計(jì)思路 296
6.12.2  鬧鐘系統(tǒng)的控制器的設(shè)計(jì) 297
6.12.3  鬧鐘系統(tǒng)的譯碼器的設(shè)計(jì) 302
6.12.4  鬧鐘系統(tǒng)的移位寄存器的設(shè)計(jì) 303
6.12.5  鬧鐘系統(tǒng)的鬧鐘寄存器和時(shí)間計(jì)數(shù)器的設(shè)計(jì) 304
6.12.6  鬧鐘系統(tǒng)的顯示驅(qū)動(dòng)器的設(shè)計(jì) 306
6.12.7  鬧鐘系統(tǒng)的分頻器的設(shè)計(jì) 308
6.12.8  鬧鐘系統(tǒng)的整體組裝 309
6.12.9  鬧鐘系統(tǒng)的硬件驗(yàn)證 312
主要參考文獻(xiàn) 314