數(shù)字邏輯基礎

第1章 數(shù)制和碼制
1.1 十進制數(shù)和任意進制數(shù)
1.1.1 數(shù)制
1.1.2 十進制數(shù)
1.1.3 任意進制數(shù)
1.2 二進制數(shù)
1.2.1 二進制數(shù)的表示法
1.2.2 二進制數(shù)的運算
1.2.3 二進制的特點
1.3 八進制數(shù)和十六進制數(shù)
1.3.1 八進制數(shù)
1.3.2 十六進制數(shù)
1.4 數(shù)制轉(zhuǎn)換
1.4.1 二進制和人進制間的轉(zhuǎn)協(xié)
1.4.2 二進制和十六進制間的轉(zhuǎn)換
1.4.3 二進制與十進制間的轉(zhuǎn)換
1.5 帶符號數(shù)的編碼
1.5.1 真值和機器數(shù)
1.5 2 原碼
1.5.3 反碼
1.5 4 補碼
1.6 BCD碼
1.6.1 8421碼
1.6.2 2421碼
1.6.3 5211碼
1.6.4 余3碼
1.6.5 格雷碼
1.7 字符代碼
1.7.1 ASCII碼
1.7.2 我國的通用字符代碼
小結(jié)
思考題與習題
第2章 邏輯代數(shù)基礎
2.1 邏輯代數(shù)與數(shù)字系統(tǒng)
2.1.1 數(shù)字信號、數(shù)字電路與邏輯電路
2.1.2 數(shù)字系統(tǒng)
2.1.3 邏輯代數(shù)
2.1.4 電平與正負邏輯
2.2 邏輯代數(shù)的基本概念
2.2.1 三種基本邏輯運算
2.2.2 邏輯變量與邏輯函數(shù)
2.3 邏輯代數(shù)的基本定律、規(guī)則和常用公式
2.3.1 基本定律
2.3.2 三條基本規(guī)則
2.3.3 常用公式
2.4 邏輯函數(shù)表達式的形式
2.4.1 邏輯函數(shù)表達式的基本形式
2.4.2 標準與或表達式
2.4.3 標準或與表達式
2.5 公式法化簡邏輯函數(shù)
2.5.1 最簡與或表達式的標準
2.5.2 常用的公式化簡法
2.6 卡諾圖法化簡邏輯函數(shù)
2.6.1 卡諾圖的構(gòu)成
2.6.2 用卡諾圖表示邏輯函數(shù)
2.6.3 卡諾圖、真值表與邏輯表達式之間的轉(zhuǎn)換
2.6.4 用卡諾圖化簡邏輯函數(shù)
2.7 具有無關(guān)項的邏輯函數(shù)化簡
2.7.1 無關(guān)項
2.7.2 帶有無關(guān)項的邏輯函數(shù)化簡
2.8 表格法化簡邏輯函數(shù)
2.8.1 Q-M法化簡邏輯函數(shù)的步驟
2.8.2 找出全部質(zhì)蘊涵項的過程
2.8.3 找出必要質(zhì)蘊涵項
2.8 4 找出函數(shù)的最小覆蓋
2.9 不同形式的邏輯函數(shù)表達式之間的轉(zhuǎn)換和化簡
2.9.1 與或表達式轉(zhuǎn)為與非-與非表達式
2.9.2 與或表達式轉(zhuǎn)為或非-或非表達式
2.9.3 與或表達式變換為與或非表達式
2.9.4 與或表達式變換為或與表達式
2.9.5 或與表達式變換為或非-或非表達式
小結(jié)
思考題與習題
第3章 TTL集成門電路
3.1 半導體二極管、三極管的開關(guān)特性
3.1.1 二極管的開關(guān)特性
3.1.2 三極管的開關(guān)特性
3.2 TTL與非門
3.2.1 電路結(jié)構(gòu)與符號
3.2.2 工作原理
3.2.3 邏輯功能的分解
3.2.4 電壓傳輸特性
3.2.5 輸入特性
3.2.6 輸入負載特性
3.2.7 輸出特性
3.2.8 動態(tài)特性
3.3 TTL集電極開路與非門
3.3.1 OC門的電路結(jié)構(gòu)與工作原理
3.3.2 集電極負載電阻RL的選擇
3.3.3 OC門的應用
3.4 三態(tài)輸出與非門
3.4.1 三態(tài)輸出與非門工作原理
3.4.2 三態(tài)門的應用
3.5 其他類型的TTL門電路
3.5.1 三種最基本的邏輯單元電路
3.5.2 擴展器
3.5.3 與或非門
3.5.4 與門
3.5.5 異或門
3.5.6 異或非門（同或門）
3.6 小規(guī)模TTL門電路的主要外部特性參數(shù)
3.6.1 標稱邏輯電平
3.6.2 開門電平與關(guān)門電平
3.6.3 扇入系數(shù)
3.6.4 扇出系數(shù)
3.6.5 平均傳輸延遲時間tpd
3.6.6 空載功耗
小結(jié)
思考題與習題
第4章 組合邏輯電路
4.1 組合邏輯電路的分析方法
4.1.1 組合電路的分析步驟
4.1.2 分析舉例
4.2 編碼器
4.2.1 二進制普通編碼器
4.2.2 二進制優(yōu)先編碼器
4.2.3 二-十進制優(yōu)先編碼器74LS147
4.3 譯碼器
4.3.1 變量譯碼器
4.3.2 二-十進制譯碼器
4.3.3 顯示譯碼器
4.4 數(shù)據(jù)選擇器與數(shù)據(jù)分配器
4.4.1 數(shù)據(jù)選擇器
4.4.2 數(shù)據(jù)分配器
4.5 奇偶檢測電路
4.5.1 異或非門構(gòu)成的奇偶檢測電路
4.5.2 與或非門構(gòu)成的奇偶檢測電路
4.5.3 奇偶檢測系統(tǒng)
4.6 數(shù)值比較器
4.6.1 一位數(shù)值比較器
4.6.2 四位數(shù)值比較器
4.7 加法器
4.7.1 一位加法器
4.7.2 串行進位加法器
4.7.3 超前進位加法器
4.8 組合邏輯電路的設計方法
4.8.1 用SSI的組合邏輯電路的設計
4.8.2 用MSI的組合邏輯電路的設計
4.9 組合邏輯電路的競爭一冒險
4.9.1 競爭-冒險
4.9.2 競爭-冒險的判斷
4.9.3 消除競爭-冒險的方法
小結(jié)
思考題與習題
第5章 集成觸發(fā)器
5.1 基本R-S觸發(fā)器
5.1.1 由與非門構(gòu)成的基本R-S觸發(fā)器
5.1.2 觸發(fā)器的功能描述方法
5.1.3 由或非門構(gòu)成的基本R-S觸發(fā)器
5.2 電位觸發(fā)方式的觸發(fā)器
5.2.1 電位觸發(fā)式R-S觸發(fā)器
5.2.2 電位觸發(fā)式D觸發(fā)器
5.2.3 電位觸發(fā)式J-K觸發(fā)器
5.2.4 電位觸發(fā)式T觸發(fā)器
5.2.5 電位觸發(fā)式T觸發(fā)器
5.3 主從觸發(fā)方式的觸發(fā)器
5.3.1 主從R-S觸發(fā)器
5.3.2 主從J-K觸發(fā)器
5.3.3 主從觸發(fā)器的工作特點
5.4 邊沿觸發(fā)方式的觸發(fā)器
5.4.1 利用傳輸延遲的邊沿觸發(fā)器
5.4.2 維持-阻塞D觸發(fā)器
5.5 觸發(fā)器邏輯功能的轉(zhuǎn)換
5.5.1 由D觸發(fā)器到其他功能觸發(fā)器的轉(zhuǎn)換
5.5.2 從J-K觸發(fā)器到其他功能觸發(fā)器的轉(zhuǎn)換
5.6 觸發(fā)器的選用和參數(shù)
5.6.1 邏輯功能的選擇
5.6.2 觸發(fā)方式的選擇
5.6.3 觸發(fā)器的參數(shù)
小結(jié)
思考題與習題
第6章 同步時序電路
6.1 時序電路的結(jié)構(gòu)與描述方法
6.1.1 時序電路的一般結(jié)構(gòu)
6.1.2 同步時序電路的描述方法
6.2 同步時序電路的分析
6.2.1 同步時序電路的分析步驟
6.2.2 舉例說明
6.3 寄存器
6.3.1 數(shù)碼寄存器
6.3.2 移位寄存器
6.4 同步計數(shù)器
6.4.1 同步二進制訂數(shù)器
6.4.2 同步十進制訂數(shù)器
6.5 同步時序電路的設計方法
6.5.1 建立原始狀態(tài)圖和原始狀態(tài)表
6.5.2 狀態(tài)化簡
6.5.3 狀態(tài)分配，
6.5.4 確定激勵函數(shù)和輸出函數(shù)
6.5.5 畫邏輯圖
6.6 同步時序電路的設計舉例
6.6.1 用SSI的同步時序電路的設計舉例
6.6.2 用MSI的同步時序電路的設計舉例
小結(jié)
思考題與習題
第7章 異步時序電路
7.1 脈沖異步時序電路的分析
7.1.1 脈沖異步時序電路的特點
7.1.2 分析步驟
7.1.3 分析實例
7.2 脈沖異步時序電路的設計
7.2.1 設計脈沖異步時序電路的注意點
7.2.2 設計步驟
7.2.3 設計舉例
7.3 電位異步時序電路的分析
7.3.1 電位異步時序電路的特點
7.3.2 電位異步時序電路的分析步驟
7 3.3 分析舉例
7.4 電位異步時序電路的設計
7.4.1 設計步驟
7.4.2 設計舉例
7.5 異步時序電路中的競爭與冒險
7.5.1 競爭現(xiàn)象
7.5.2 非臨界競爭、臨界競爭和時序冒險
7.5.3 時序冒險的消除
小結(jié)
思考題與習題
第8章 存儲器和可編程邏輯器件
8.1 MOS門電路
8.1.1 NMOS反相器和PMOS反相器
8.1.2 CMOS門電路
8.2 只讀存儲器（ROM）
8.2.1 ROM的邏輯結(jié)構(gòu)與存儲容量
8.2.2 掩膜式只讀存儲器MROM
8.2.3 可編程只讀存儲器PROM
8.2.4 可擦除可編程只讀存儲器EPROM
8.2.5 電可擦除可編程只讀存儲器EPROM
8.2.6 采用ROM的邏輯設計
8.3 隨機存儲器RAM
8.3.1 RAM的組成
8.3.2 隨機存儲器的分類
8.3.3 靜態(tài)隨機存儲器（SRAM）
8.3.4 動態(tài)隨機存儲器（DRAM）
8.3.5 半導體存儲器的容量擴展
8.4 可編程邏輯器件PLD概述
8.4.1 PLD的結(jié)構(gòu)
8.4.2 PLD邏輯表示法
8.5 可編程陣列邏輯（PAL）
8.5.1 組合輸出型
8.5.2 時序輸出型
8.5.3 PAL的邏輯設計
8.6 通用陣列邏輯（GAL）
8.6.1 GAL的邏輯結(jié)構(gòu)
8.6.2 輸出邏輯宏單元OLMC
8.6.3 結(jié)構(gòu)控制字
8.6.4 OLMC的工作模式
8.6.5 行地址布局
8.6.6 開發(fā)工具
8.6.7 應用GAL芯片的設計過程
小結(jié)
思考題與習膠
附錄 常用邏輯符號
參考文獻