EDA技術(shù)實(shí)用教程

第1章 概述
1.1 EDA技術(shù)及其發(fā)展
1.2 EDA技術(shù)實(shí)現(xiàn)目標(biāo)
1.3 硬件描述語言VHDL
1.4 VHDL綜合
1.5 基于VHDL的自頂向下設(shè)計(jì)方法
1.6 EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較
1.7 EDA的發(fā)展趨勢
習(xí)題
第2章 EDA設(shè)計(jì)流程及其工具
2.1 FPGA／CPLD設(shè)計(jì)流程
2.1.1 設(shè)計(jì)輸入(原理圖／HDL文本編輯)
2.1.2 綜合
2.1.3 適配
2.1.4 時序仿真與功能仿真
2.1.5 編程下載
2.1.6 硬件測試
2.2 ASIC及其設(shè)計(jì)流程
2.2.1 ASIC設(shè)計(jì)方法
2.2.2 一般ASIC設(shè)計(jì)的流程
2.3 常用EDA工具
2.3.1 設(shè)計(jì)輸入編輯器
2.3.2 HDL綜合器
2.3.3 仿真器
2.3.4 適配器(布局布線器)
2.3.5 下載器(編程器)
2.4 MAX+plusII概述
2.5 IP核
習(xí)題
第3章 FPGA／CPLD結(jié)構(gòu)與應(yīng)用
3.1 概述
3.1.1 可編程邏輯器件的發(fā)展歷程
3.1.2 可編程邏輯器件的分類
3.2 簡單PLD原理
3.2.1 電路符號表示
3.2.2 PROM
3.2.3 PLA
3.2.4 PAL
3.2.5 GAL
3.3 CPLD結(jié)構(gòu)與工作原理
3.4 FPGA結(jié)構(gòu)與工作原理
3.4.1 查找表
3.4.2 FLEX10K系列器件
3.5 FPGA／CPLD測試技術(shù)
3.5.1 內(nèi)部邏輯測試
3.5.2 JTAG邊界掃描測試
3.6 FPGA／CPLD產(chǎn)品概述
3.6.1 Lattice公司CPLD器件系列
3.6.2 Xilinx公司的FPGA和CPLD器件系列
3.6.3 Altera公司FPGA和CPLD器件系列
3.6.4 Altera公司的FPGA配置方式與器件系列
3.7 CPLD和FPGA的編程與配置
3.7.1 CPLD的ISP方式編程
3.7.2 使用PC并行口配置FPGA
3.7.3 用專用配置器件配置FPGA
3.7.4 使用單片機(jī)配置FPGA
習(xí)題
實(shí)驗(yàn)
第4章 原理圖輸入設(shè)計(jì)方法
4.1 1位全加器設(shè)計(jì)向?qū)?br />4.1.1 基本設(shè)計(jì)步驟
4.1.2 設(shè)計(jì)流程歸納
4.1.3 補(bǔ)充說明
4.2 2 位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì)
4.2.1 設(shè)計(jì)有時鐘使能的兩位十進(jìn)制計(jì)數(shù)器
4.2.2 頻率計(jì)主結(jié)構(gòu)電路設(shè)計(jì)
4.2.3 測頻時序控制電路設(shè)計(jì)
4.2.4 頻率計(jì)頂層電路設(shè)計(jì)
4.2.5 設(shè)計(jì)項(xiàng)目的其他信息和資源配置
4.3 參數(shù)可設(shè)置LPM兆功能塊
4.3.1 基于LPM COUNTER的數(shù)控分頻器設(shè)計(jì)
4.3.2 基于LPM ROM的4位乘法器設(shè)計(jì)
4.4 波形輸入設(shè)計(jì)方法
習(xí)題
實(shí)驗(yàn)
第5章 VHDL設(shè)計(jì)初步
5.1 多路選擇器VHDL描述
5.1.1 2選1多路選擇器的VHDL描述
5.1.2 VHDL相關(guān)語句說明
5.1.3 VHDL設(shè)計(jì)的基本概念和語句小節(jié)
5.2 寄存器描述及其VHDL語言現(xiàn)象
5.2.1 D觸發(fā)器的VHDL描述
5.2.2 D觸發(fā)器VHDL描述的語言現(xiàn)象說明
5.2.3 實(shí)現(xiàn)時序電路的VHDL不同表達(dá)方式
5.2.4 異步時序電路設(shè)計(jì)
5.2.5 VHDL設(shè)計(jì)基本概念和語言現(xiàn)象小節(jié)
5.3 1位二進(jìn)制全加器的VHDL設(shè)計(jì)
5.3.1 半加器描述和CASE語句
5.3.2 全加器描述和例化語句
5.4 VHDL文本輸入設(shè)計(jì)方法初步
5.4.1 編輯輸入并保存VHDL源文件
5.4.2 將當(dāng)前設(shè)計(jì)設(shè)定為工程
5.4.3 選擇VHDL文本編譯版本號和排錯
5.4.4 時序仿真
5.4.5 硬件測試
習(xí)題
實(shí)驗(yàn)
第6章 VHDL設(shè)計(jì)進(jìn)階
6.1 4位加法計(jì)數(shù)器的VHDL描述
6.1.1 4位加法計(jì)數(shù)器
6.1.2 整數(shù)、自然數(shù)和正整數(shù)數(shù)據(jù)類型
6.1.3 4位加法計(jì)數(shù)器的另一種表達(dá)方式
6.2 不同工作方式的時序電路設(shè)計(jì)
6.2.1 相關(guān)語法
6.2.2 帶有復(fù)位和時鐘使能的10進(jìn)制計(jì)數(shù)器
6.2.3 帶有并行置位的移位寄存器
6.3 數(shù)據(jù)對象DATA OBJECTS
6.3.1 常數(shù)(CONSTANT)
6.3.2 變量(VARIABLE)
6.3.3 信號(SIGNAL)
6.3.4 進(jìn)程中的信號與變量賦值語句
6.4 雙向電路和三態(tài)控制電路設(shè)計(jì)
6.4.1 三態(tài)門設(shè)計(jì)
6.4.2 雙向端口設(shè)計(jì)
6.4.3 三態(tài)總線電路設(shè)計(jì)
6.4.4 順序條件語句IF語句
6.5 進(jìn)程語句結(jié)構(gòu)
6.5.1 進(jìn)程語句格式
6.5.2 PROCESS組成
6.5.3 進(jìn)程要點(diǎn)
6.6 仿真延時
6.6.1 固有延時
6.6.2 傳輸延時
6.6.3 仿真
習(xí)題
實(shí)驗(yàn)
第7章 有限狀態(tài)機(jī)設(shè)計(jì)
7.1 一般有限狀態(tài)機(jī)的設(shè)計(jì)
7.1.1 用戶自定義數(shù)據(jù)類型定義語句
7.1.2 為什么要使用狀態(tài)機(jī)
7.1.3 一般有限狀態(tài)機(jī)的設(shè)計(jì)
7.2 Moore型有限狀態(tài)機(jī)的設(shè)計(jì)
7.2.1 三進(jìn)程有限狀態(tài)機(jī)
7.2。2 單進(jìn)程Moore型有限狀態(tài)機(jī)
7.3 Mealy型有限狀態(tài)機(jī)的設(shè)計(jì)
7.4 狀態(tài)編碼
7.4.1 狀態(tài)位直接輸出型編碼
7.4.2 順序編碼
7.4.3 一位熱碼編碼(One—hot encoding)
7.5 狀態(tài)機(jī)剩余狀態(tài)處理
習(xí)題
實(shí)驗(yàn)
第8章 VHDL結(jié)構(gòu)與要素
8.1 實(shí)體
8.1.1 實(shí)體語句結(jié)構(gòu)
8.1.2 GENERIC類屬說明語句
8.1.3 類屬映射語句
8.1.4 PORT(端口)說明
8.2 結(jié)構(gòu)體
8.3 子程序(SUBPROGRAM)
8.3.1 函數(shù)(FUNCTION)
8.3.2 重載函數(shù)(OVERLOADED FUNCTION)
8.3.3 過程(PROCEDURE)
8.3.4 重載過程(OVERLOADED PROCEDURE)
8.4 VHDL庫
8.4.1 庫的種類
8.4.2 庫的用法
8.5 VHDL程序包
8.6 配置
8.7 VHDL文字規(guī)則
8.7.1 數(shù)字
8.7.2 字符串
8.7.3 標(biāo)識符
8.7.4 下標(biāo)名
8.8 數(shù)據(jù)類型
8.8.1 VHDL的預(yù)定義數(shù)據(jù)類型
8.8.2 IEEE預(yù)定義標(biāo)準(zhǔn)邏輯位與矢量
8.8.3 其他預(yù)定義標(biāo)準(zhǔn)數(shù)據(jù)類型
8.8.4 數(shù)組類型
8.9 VHDL操作符
8.9.1 邏輯操作符
8.9.2 關(guān)系操作符
8.9.3 算術(shù)操作符
8.10 LPM的VHDL文本方式調(diào)用
8.10.1 AD采樣系統(tǒng)頂層電路設(shè)計(jì)
8.10.2 編輯LPM FIFO設(shè)計(jì)實(shí)體
8.10.3 LPM FIFO定制文件仿真測試
8.10.4 AD FIFO系統(tǒng)實(shí)現(xiàn)
8.10.5 雙口RAM定制
習(xí)題
實(shí)驗(yàn)
第9章 VHDL基本語句
9.1 順序語句
9.1.1 賦值語句
9.1.2 IF語句
9。1.3 CASE語句
9.1.4 LOOP語句
9。1.5 NEXT語句
9.1.6 EXIT語句
9.1.7 WAIT語句
9.1.8 子程序調(diào)用語句
9.1.9 返回語句(RETURN)
9.1.10 空操作語句(NULL)
9.2 VHDL并行語句
9.2.1 并行信號賦值語句
9.2.2 塊語句結(jié)構(gòu)(BLOCK)
9.2.3 并行過程調(diào)用語句
9.2.4 元件例化語句
9；2.5 生成語句
9.3 屬性描述與定義語句
習(xí)題
實(shí)驗(yàn)
第10章 設(shè)計(jì)優(yōu)化和設(shè)計(jì)方法
10.1 面積優(yōu)化
10.1.1 資源共享
10.1.2 邏輯優(yōu)化
10.1.3 串行化
10.2 速度優(yōu)化
10.2.1 流水線設(shè)計(jì)
10.2.2 寄存器配平
10.2.3 關(guān)鍵路徑法
10.3 使用MAX+plusII優(yōu)化設(shè)計(jì)
10.3.1 全局邏輯綜合選項(xiàng)
lo.3.2 時間需求選項(xiàng)
10.3.3 打包(Clique)
10.3。4 局部邏輯綜合選項(xiàng)
10.3.5 Probe的使用
10.4 其他設(shè)置
10.4.1 Slow Slew Rate設(shè)置
10.4.2 EPC系列配置器件設(shè)置與編程
10.4.3 編程文件轉(zhuǎn)換
10.4.4 MAX+plusII在Windows 2000上的安裝設(shè)置
習(xí)題
實(shí)驗(yàn)
第11章 EDA工具軟件接口
11.1 EDA軟件接口流程
11.2 Synplift 與MAX+plusII的接口
11.3 Synplify與ispEXPERT Compiler的接口
11.4 ModelSim與MAX+plusII的接口
11.5 從MAX+plusII向QuartusII轉(zhuǎn)換
習(xí)題
實(shí)驗(yàn)
第12章 電子系統(tǒng)設(shè)計(jì)實(shí)踐
12.1 等精度頻率計(jì)設(shè)計(jì)
12.1.1 主系統(tǒng)組成
12.1.2 測頻原理
12.1.3 FPGA／CPLD開發(fā)的VLDL設(shè)計(jì)
12.2 高速A／D采樣控制設(shè)計(jì)
12.3 VGA圖像顯示控制器設(shè)計(jì)
12.4 直接數(shù)字合成器(DDS)設(shè)計(jì)
12.5 使用IP Core設(shè)計(jì)FIR濾波器
12.6 通用異步收發(fā)器(UART)設(shè)計(jì)
習(xí)題
實(shí)驗(yàn)
附錄 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)使用介紹
參考文獻(xiàn)