VHDL應(yīng)用與開發(fā)實(shí)踐

第1章 VHDL語言簡介
1.1 VHDL語言的常用結(jié)構(gòu)和語法
1.1.1 VHDL語言的基本結(jié)構(gòu)
1.1.2 VHDL語言構(gòu)造體的子結(jié)構(gòu)
1.1.3 包集合及庫
1.1.4 VHDL語言的主要描述語句
1.1.5 VHDL語言的數(shù)據(jù)類型和運(yùn)算符
1.2 VHDL語言編程概述
1.2.1 VHDL程序的總體結(jié)構(gòu)
1.2.2 實(shí)體（ENTITY）設(shè)計(jì)概述
1.2.3 構(gòu)造體（ARCHITECTURE）設(shè)計(jì)概述
1.3 本章小結(jié)
第2章 MAX+plusII編程環(huán)境
2.1 MAX+plusII簡介 
2.1.1 MAX+plusII的功能
2.1.2 系統(tǒng)要求
2.2 MAX+plusII中的VHDL設(shè)計(jì)
2.2.1 項(xiàng)目建立與文體輸入
2.2.2 項(xiàng)目編譯
2.2.3 項(xiàng)目校驗(yàn)
2.2.4 管腳鎖定
2.2.5 器件編輯/配置
2.2.6 工具條和常用菜單選項(xiàng)說明
2.3 在MAX+plusII中使用VHDL語言提要
2.3.1 編碼提要
2.3.2 設(shè)計(jì)要點(diǎn)
2.4 本章小結(jié)
第3章 VHDL語言中的狀態(tài)機(jī)應(yīng)用
3.1 狀態(tài)機(jī)在VHDL語言中的應(yīng)用 
3.1.1 關(guān)于狀態(tài)機(jī)
3.1.2 數(shù)字電路中的狀態(tài)機(jī)
3.1.3 狀態(tài)機(jī)在VHDL語言中的實(shí)現(xiàn)
3.2 狀態(tài)機(jī)應(yīng)用實(shí)例一：數(shù)字乒乓游戲機(jī)的狀態(tài)機(jī)
3.2.1 數(shù)字乒乓游戲機(jī)的要求
3.2.2 狀態(tài)機(jī)設(shè)計(jì)的思路
3.2.3 乒乓游戲機(jī)實(shí)體的設(shè)計(jì)
3.2.4 狀態(tài)機(jī)編程實(shí)現(xiàn)
3.2.5 記分譯碼器的設(shè)計(jì)
3.2.6 構(gòu)造體的設(shè)計(jì)
3.2.7 編譯和波形仿真
3.2.8 項(xiàng)目編程
3.2.9 實(shí)際電路實(shí)現(xiàn)
3.2.10 乒乓游戲機(jī)小結(jié)
3.3 狀態(tài)機(jī)應(yīng)用實(shí)例二：三層電梯模型
3.3.1 三層電梯模型的要求
3.3.2 狀態(tài)機(jī)設(shè)計(jì)的思路
3.3.3 三層電梯實(shí)體的設(shè)計(jì)
3.3.4 構(gòu)造體的設(shè)計(jì)
3.3.5 波形仿真
3.3.6 項(xiàng)目編程和實(shí)際電路實(shí)現(xiàn)
3.3.7 設(shè)計(jì)的擴(kuò)展性
3.4 本章小結(jié)
第4章 VHDL語言中的多進(jìn)程使用
4.1 VHDL語言中進(jìn)程的特點(diǎn) 
4.1.1 進(jìn)程（PROCESS）語句的結(jié)構(gòu)
4.1.2 進(jìn)程的啟動
4.1.3 進(jìn)程（PROCESS）中語句的順序性
4.1.4 進(jìn)程（PROCESS）的同步描述
4.2 進(jìn)程間通信的概念
4.2.1 進(jìn)程同信的方式
4.3 多進(jìn)程設(shè)計(jì)的優(yōu)缺點(diǎn)
4.3.1 多進(jìn)程設(shè)計(jì)的優(yōu)點(diǎn)
4.3.2 多進(jìn)程設(shè)計(jì)的缺點(diǎn)
4.4 本章小結(jié)
第5章 VHDL語言中構(gòu)造體的描述方式
5.1 構(gòu)造體的行為描述方式
5.1.1 不能進(jìn)行邏輯綜合的行為描述方式
5.1.2 可以進(jìn)行邏輯綜合的行為描述方式
5.2 構(gòu)造體的寄存器傳輸描述方式
5.2.1 使用RTL描述方式應(yīng)注意的幾個問題
5.3 構(gòu)造體的結(jié)構(gòu)化描述方式
5.3.1 構(gòu)造體描述的基本框架結(jié)構(gòu)
5.3.2 COMPONENT語句
5.3.3 COMPONENT-INSTANT語句
5.3.4 3種描述方式的結(jié)合
5.4 3種描述方式的結(jié)合：數(shù)字頻率計(jì)
5.4.1 數(shù)字頻率計(jì)的要求
5.4.2 設(shè)計(jì)思路
5.4.3 數(shù)字頻率計(jì)中的計(jì)數(shù)器設(shè)計(jì)
5.4.4 七段譯碼器的設(shè)計(jì)
5.4.5 數(shù)字頻率計(jì)的實(shí)體設(shè)計(jì)
5.4.6 構(gòu)造體的設(shè)計(jì)
5.4.7 波形仿真
5.4.8 所需要的改進(jìn)之處
5.5 本章小結(jié)
第6章 VHDL語言實(shí)現(xiàn)簡單的CPU
6.1 簡章CPU的結(jié)構(gòu)和功能簡介 
6.1.1 微機(jī)中的CPU
6.1.2 簡單CPU的組成
6.1.3 簡單CPU的功能
6.2 指令系統(tǒng)簡介
6.2.1 指令格式
6.2.2 尋址方式
6.2.3 指令的分類
6.2.4 簡單CPU的指令及尋址方法
6.3 16*8 ROM的設(shè)計(jì)
6.4 簡單CPU的指令周期
6.4.1 指令讀取周期
6.4.2 指令執(zhí)行周期
6.5 VHDL實(shí)現(xiàn)簡單CPU
6.5.1 VHDL程序
6.5.2 簡單CPU的功能仿真
6.5.3 簡單CPU設(shè)計(jì)的不足之處
6.6 本章小結(jié)
第7章 VHDL語言在通信中的應(yīng)用
7.1 簡單異步通信接口的要求 
7.1.1 異步通信接口的接收機(jī)
7.1.2 異步通信接口的發(fā)送機(jī)
7.2 VHDL語言實(shí)現(xiàn)簡單異步通信接口
7.2.1 簡單異步通信接口的實(shí)體設(shè)計(jì)
7.2.2 簡單異步通信接口的構(gòu)造體設(shè)計(jì)
7.2.3 仿真波形圖
7.2.4 設(shè)計(jì)總結(jié)
7.3 本章小結(jié)
第8章 VHDL語言的綜合應(yīng)用
8.1 通用計(jì)算器的功能要求 
8.1.1 要求實(shí)現(xiàn)的計(jì)算功能
8.1.2 計(jì)算器的輸入以及輸出
8.2 通用計(jì)算器的設(shè)計(jì)分析
8.2.1 計(jì)算部分和顯示部分設(shè)計(jì)的協(xié)調(diào)
8.2.2 內(nèi)部累加器acc，寄存器reg，結(jié)果暫存器ans的協(xié)調(diào)工作
8.2.3 數(shù)字的存放
8.2.4 顯示部分
8.2.5 分位顯示的實(shí)現(xiàn)
8.2.6 通信機(jī)制的使用
8.2.7 除法器的單獨(dú)設(shè)計(jì)
8.3 VHDL語言實(shí)現(xiàn)通用計(jì)算器
8.3.1 除法器的設(shè)計(jì)
8.3.2 七段譯碼器的設(shè)計(jì)
8.3.3 數(shù)字按鍵的譯碼電路
8.3.4 運(yùn)算數(shù)以及運(yùn)算結(jié)果的顯示過程
8.3.5 通用計(jì)算器的實(shí)體設(shè)計(jì)
8.3.6 通用計(jì)算器的構(gòu)造體設(shè)計(jì)
8.3.7 通用計(jì)算器的仿真
8.3.8 程序的下載并在實(shí)驗(yàn)臺上實(shí)現(xiàn)
8.3.9 設(shè)計(jì)中的不足之處
8.4 本章小結(jié)
第9章 VHDL語言在編碼中的應(yīng)用
9.1 通信中的差錯控制編碼 
9.1.1 差錯控制編碼簡介
9.1.2 CRC編碼
9.1.3 卷積編碼
9.2 CRC加卷積編碼系統(tǒng)的要求和分析
9.2.1 CRC加卷積編碼系統(tǒng)的具體要求
9.2.2 CRC加卷積編碼的設(shè)計(jì)思路
9.3 VHDL語言實(shí)現(xiàn)CRC加卷積編碼系統(tǒng)
9.3.1 CRC編碼器的設(shè)計(jì)
9.3.2 整個編碼器的設(shè)計(jì)
9.3.3 設(shè)計(jì)中的不足之處
9.3.4 設(shè)計(jì)過程中應(yīng)該注意的地方
9.4 本章小結(jié)
第10章 VHDL語言中的存儲器設(shè)計(jì)
10.1 存儲器描述中的共性問題 
10.1.1 存儲器的數(shù)據(jù)類型
10.1.2 存儲器的初始化
10.2 存儲器設(shè)計(jì)的一般方法
10.2.1 ROM的設(shè)計(jì)
10.2.2 RAM的設(shè)計(jì)
10.3 FLEX系列芯片的特點(diǎn)
10.3.1 FLEX系列芯片簡介
10.3.2 FLEX系列芯片的結(jié)構(gòu)
10.4 引用LPM庫實(shí)現(xiàn)存儲器
10.4.1 關(guān)于LPM
10.4.2 引用LPM-ROM實(shí)現(xiàn)ROM
10.4.3 引用LPM-RAM-dq來實(shí)現(xiàn)交織器
10.4.4 引用LPM的優(yōu)點(diǎn)
10.5 本章小結(jié)
第11章 在MAX+plusII下使用VHDL語言的常見問題
11.1 創(chuàng)建文件時應(yīng)注意的問題 
11.2 編程過程中應(yīng)注意的問題
11.2.1 實(shí)體設(shè)計(jì)中應(yīng)該注意的問題
11.2.2 構(gòu)造體設(shè)計(jì)中應(yīng)該注意的問題
11.3 編譯過程中應(yīng)注意的問題
11.4 其他應(yīng)注意的問題
11.5 寫在最后
附錄A VHDL語言的保留字
附錄B VHDL語言文法一覽表
附錄C 屬性說明
附錄D VHDL標(biāo)準(zhǔn)包集合文件
主要參考文獻(xiàn)