SOC設(shè)計(jì)與測(cè)試

第一部分 設(shè)計(jì)
第1章 緒論
1.1 當(dāng)前SoC的結(jié)構(gòu)
1.2 SoC設(shè)計(jì)中的問(wèn)題
1.3 硬件軟件協(xié)同設(shè)計(jì)
1.3.1 協(xié)同設(shè)計(jì)流程
1.3.2 協(xié)同設(shè)計(jì)工具
1.4 核庫(kù)、EDA工具和網(wǎng)址
1.4.1 核庫(kù)
1.4.2 EDA工具和提供商
1.4.3 網(wǎng)上站點(diǎn)
參考文獻(xiàn)
第2章 邏輯核的設(shè)計(jì)方法
2.1 SoC設(shè)計(jì)流程
2.2 設(shè)計(jì)復(fù)用的一般原則
2.2.1 同步設(shè)計(jì)
2.2.2 存儲(chǔ)器和混合信號(hào)設(shè)計(jì)
2.2.3 片上總線(xiàn)
2.2.4 時(shí)鐘分配
2.2.5 清零/置位/復(fù)位信號(hào)
2.2.6 物理設(shè)計(jì)
2.2.7 可交付模型
2.3 軟核和固核的設(shè)計(jì)流程
2.3.1 設(shè)計(jì)流程
2.3.2 軟核/固核的開(kāi)發(fā)流程
2.3.3 RTL設(shè)計(jì)規(guī)則
2.3.4 軟核/固核產(chǎn)品化
2.4 硬核設(shè)計(jì)流程
2.4.1 硬核設(shè)計(jì)中的特有問(wèn)題
2.4.2 硬核開(kāi)發(fā)流程
2.5 交付檢查表與可交付的核
2.5.1 交付檢查表
2.5.2 軟核交付
2.5.3 硬核交付
2.6 系統(tǒng)集成
2.6.1 使用硬核設(shè)計(jì)
2.6.2 使用軟核設(shè)計(jì)
2.6.3 系統(tǒng)驗(yàn)證
參考文獻(xiàn)
第3章 存儲(chǔ)器與模擬核的設(shè)計(jì)方法
3.1 使用大容量的嵌入式存儲(chǔ)器的原因
3.2 嵌入式存儲(chǔ)器的設(shè)計(jì)方法
3.2.1 電路技術(shù)
3.2.2 存儲(chǔ)器編譯器
3.2.3 仿真模型
3.3 模擬電路的技術(shù)要求
3.3.1 模/數(shù)轉(zhuǎn)換器
3.3.2 數(shù)/模轉(zhuǎn)換器
3.3.3 鎖相環(huán)
3.4 高速器件
3.4.1 Rambus ASIC單元
3.4.2 IEEE 1394串行總線(xiàn)（Firewire）PHY層
3.4.3 高速I(mǎi)/O
參考文獻(xiàn)
第4章 設(shè)計(jì)的確認(rèn)
4.1 核級(jí)確認(rèn)
4.1.1 核的確認(rèn)方案
4.1.2 測(cè)試平臺(tái)
4.1.3 核級(jí)時(shí)序驗(yàn)證
4.2 核接口的驗(yàn)證
4.2.1 協(xié)議驗(yàn)證
4.2.2 門(mén)級(jí)仿真
4.3 SoC的設(shè)計(jì)確認(rèn)
4.3.1 協(xié)同仿真
4.3.2 硬仿真
4.3.3 硬件原型
參考文獻(xiàn)
第5章 核及SoC設(shè)計(jì)實(shí)例
5.1 微處理器核
5.1.1 V830R/AV超標(biāo)量RISC核
5.1.2 PowerPC 603e G2核的設(shè)計(jì)
5.2 關(guān)于存儲(chǔ)器核生成器
5.3 核的集成和片上總線(xiàn)
5.4 SoC設(shè)計(jì)實(shí)例
5.4.1 媒體處理器
5.4.2 機(jī)頂盒SoC系統(tǒng)的可測(cè)性
參考文獻(xiàn)
第二部分 測(cè)試
第6章 數(shù)字邏輯核的測(cè)試
6.1 SoC測(cè)試問(wèn)題
6.2 訪(fǎng)問(wèn)、控制及隔離
6.3 IEEE P1500的成果
6.3.1 無(wú)邊界掃描的核
6.3.2 核測(cè)試語(yǔ)言
6.3.3 帶有邊界掃描的核
6.4 核測(cè)試和IP保護(hù)
6.5 用于設(shè)計(jì)復(fù)用的測(cè)試方法
6.5.1 核可測(cè)性的方針
6.5.2 高層次測(cè)試綜合
6.6 微處理器核的測(cè)試
6.6.1 內(nèi)建自測(cè)試方法
6.6.2 舉例：ARM處理器核的可測(cè)性
6.6.3 對(duì)微處理器核的調(diào)試支持
參考文獻(xiàn)

第7章 嵌入式存儲(chǔ)器的測(cè)試
7.1 存儲(chǔ)器的故障模型和測(cè)試算法
7.1.1 故障模型
7.1.2 測(cè)試算法
7.1.3 測(cè)試算法的有效性
7.1.4 用多數(shù)據(jù)背景來(lái)修改測(cè)試
7.1.5 多端口存儲(chǔ)器時(shí)的修改
7.1.6 用于雙緩沖存儲(chǔ)器的算法
7.2 嵌入式存儲(chǔ)器的測(cè)試方法
7.2.1 用ASIC功能測(cè)試方法進(jìn)行測(cè)試分析
7.2.2 直接訪(fǎng)問(wèn)的測(cè)試應(yīng)用
7.2.3 掃描寄存器或環(huán)繞寄存器的測(cè)試應(yīng)用
7.2.4 存儲(chǔ)器內(nèi)建自測(cè)試
7.2.5 通過(guò)片上微處理器進(jìn)行測(cè)試
7.2.6 嵌入式存儲(chǔ)器測(cè)試算法小結(jié)
7.3 存儲(chǔ)器的冗余和修復(fù)
7.3.1 硬修復(fù)
7.3.2 軟修復(fù)
7.4 檢錯(cuò)和糾錯(cuò)編碼
7.5 含大型嵌入式存儲(chǔ)器的SoC的生產(chǎn)測(cè)試
參考文獻(xiàn)137
第8章 模擬和混合信號(hào)核的測(cè)試
8.1 模擬參數(shù)及特性
8.1.1 數(shù)/模轉(zhuǎn)換器
8.1.2 模/數(shù)轉(zhuǎn)換器
8.1.3 鎖相環(huán)
8.2 用于模擬核的可測(cè)性設(shè)計(jì)和內(nèi)建自測(cè)試方法
8.2.1 Fluence Technology公司的模擬BIST方案
8.2.2 LogicVision公司的模擬BIST方案
8.2.3 通過(guò)片上微處理器進(jìn)行測(cè)試
8.2.4 IEEE P1149.4
8.3 特殊模擬電路的測(cè)試
8.3.1 Rambus ASIC單元
8.3.2 1394串行總線(xiàn)/Firewire的測(cè)試
參考文獻(xiàn)157
第9章 Iddq測(cè)試
9.1 物理缺陷
9.1.1 橋接（短路）
9.1.2 柵氧化缺陷
9.1.3 開(kāi)路（斷線(xiàn)）
9.1.4 Iddq測(cè)試的有效性
9.2 SoC中Iddq測(cè)試的困難
9.3 基于Iddq測(cè)試的設(shè)計(jì)
9.4 Iddq測(cè)試設(shè)計(jì)規(guī)則
9.5 Iddq測(cè)試向量的產(chǎn)生
參考文獻(xiàn)
第10章 生產(chǎn)測(cè)試
10.1 生產(chǎn)測(cè)試流程
10.2 全速測(cè)試
10.2.1 RTD和無(wú)效周期
10.2.2 Flyby
10.2.3 速度分類(lèi)
10.3 產(chǎn)能和材料傳送
10.3.1 測(cè)試后勤
10.3.2 測(cè)試儀器設(shè)置
10.3.3 多DUT測(cè)試
參考文獻(xiàn)
第11章 總結(jié)與結(jié)論
11.1 總結(jié)
11.2 未來(lái)的前景
附錄A設(shè)計(jì)復(fù)用的RTL指導(dǎo)原則
A.1命名習(xí)慣
A.2編碼的一般指導(dǎo)原則
A.3面向綜合的RTL開(kāi)發(fā)
A.4RTL檢查
作者簡(jiǎn)介
中英文名詞對(duì)照表