VHDL語言程序設計及應用

第1章VHDL語言概述
1.1硬件描述語言(HDL)
1.1.1HDL語言的產(chǎn)生
1.1.2HDL語言的種類
1.1.3VHDL語言的發(fā)展歷史
1.2VHDL語言的特點
1.2.1VHDL語言的優(yōu)點
1.2.2VHDL語言的缺點
1.3VHDL語言的開發(fā)流程
1.3.1VHDL語言的開發(fā)流程圖
1.3.2VHDL語言的開發(fā)步驟
本章小結(jié)
習題1
第2章VHDL語言程序的元素
2.1VHDL語言的對象
2.1.1常量
2.1.2信號
2.1.3變量
2.1.4文件
2.1.5信號和變量的區(qū)別
2.2VHDL語言的數(shù)據(jù)類型
2.2.1標準定義的數(shù)據(jù)類型
2.2.2用戶定義的數(shù)據(jù)類型
2.2.3VHDL語言程序中常用的數(shù)據(jù)類型
2.3VHDL語言的運算符
2.3.1邏輯運算符
2.3.2算術(shù)運算符
2.3.3關系運算符
2.3.4并置運算符
2.3.5各個運算符的優(yōu)先級
2.4VHDL語言的標識符
2.4.1短標識符
2.4.2擴展標識符
2.5VHDL語言的詞法單元
2.5.1注釋
2.5.2數(shù)字
2.5.3字符和字符串
2.5.4位串
本章小結(jié)
習題2
第3章VHDL語言程序的結(jié)構(gòu)
3.1VHDL語言程序的結(jié)構(gòu)組成
3.1.1庫
3.1.2程序包
3.1.3實體說明
3.1.4結(jié)構(gòu)體
3.1.5配置
3.2實體說明
3.2.1類屬參數(shù)說明
3.2.2端口說明
3.2.3實體說明
3.3結(jié)構(gòu)體
3.3.1結(jié)構(gòu)體的書寫格式
3.3.2結(jié)構(gòu)體的3種描述方式
3.4庫
3.4.1庫的概念及使用
3.4.2常見的庫
3.5程序包
3.5.1程序包的書寫結(jié)構(gòu)
3.5.2常見的程序包
本章小結(jié)
習題3
第4章VHDL語言結(jié)構(gòu)體的子結(jié)構(gòu)
4.1塊語句
4.1.1塊語句的書寫結(jié)構(gòu)
4.1.2塊語句的保護
4.1.3塊語句的一個完整實例
4.1.4塊語句的嵌套
4.2進程語句
4.2.1進程語句的書寫結(jié)構(gòu)
4.2.2進程語句的啟動
4.2.3進程語句的同步
4.3子程序1--過程
4.3.1過程的書寫結(jié)構(gòu)
4.3.2過程在不同位置的定義
4.3.3過程調(diào)用
4.4子程序2--函數(shù)
4.4.1函數(shù)的書寫結(jié)構(gòu)
4.4.2函數(shù)在不同位置的定義
4.4.3函數(shù)的調(diào)用
4.5VHDL語言中的重載
4.5.1重載的概念
4.5.2子程序重載的兩種方式
4.5.3運算符重載
本章小結(jié)
習題4
第5章VHDL語言的順序描述語句
5.1信號賦值語句和變量賦值語句
5.2WAIT語句
5.2.1WAITON語句
5.2.2WAITUNTIL語句
5.2.3WAITFOR語句
5.2.4超時等待的處理
5.3IF語句
5.3.1IF語句的書寫結(jié)構(gòu)
5.3.2IF_THEN語句
5.3.3IF_THEN_ELSE語句
5.3.4IF_THEN_ELSIF_ELSE語句
5.4CASE語句
5.5LOOP語句
5.5.1FORLOOP語句
5.5.2WHILELOOP語句
5.6跳出循環(huán)的語句
5.7RETURN語句
5.8NULL語句
5.9順序斷言語句
5.10REPORT語句
本章小結(jié)
習題5
第6章VHDL語言的并行描述語句
6.1進程語句
6.2并行信號賦值語句
6.2.1并發(fā)信號賦值語句
6.2.2條件信號賦值語句
6.2.3選擇信號賦值語句
6.3并行斷言語句
6.4參數(shù)傳遞語句
6.5元件例化語句
6.6生成語句
6.6.1FOR_GENERATE語句
6.6.2IF_GENERATE語句
本章小結(jié)
習題6
第7章VHDL語言的預定義屬性
7.1值類屬性
7.1.1常用數(shù)據(jù)類型的值類屬性
7.1.2數(shù)組的值類屬性
7.1.3塊的值類屬性
7.2函數(shù)類屬性
7.2.1數(shù)據(jù)類型屬性函數(shù)
7.2.2數(shù)組屬性函數(shù)
7.2.3信號屬性函數(shù)
7.3信號類屬性
7.3.1屬性'delayed[(t)]
7.3.2屬性'stable[(t)]
7.4數(shù)據(jù)類型類屬性
7.5數(shù)據(jù)范圍類屬性
本章小結(jié)
習題7
第8章VHDL語言的配置
8.1默認連接和默認配置
8.1.1默認連接
8.1.2默認配置
8.2元件配置
8.2.1元件的低層配置
8.2.2元件的實體-結(jié)構(gòu)體對配置
8.3塊的配置
8.3.1塊的低層配置
8.3.2塊的實體-結(jié)構(gòu)體對配置
8.4結(jié)構(gòu)體的配置
本章小結(jié)
習題8
第9章組合電路的VHDL語言程序設計
9.1基本門電路
9.1.1二輸入與門電路
9.1.2其他簡單門電路
9.1.3多輸入簡單門電路
9.1.4三態(tài)門電路
9.1.5總線緩沖器
9.2編碼器
9.2.1普通編碼器
9.2.2優(yōu)先編碼器
9.3譯碼器
9.3.1變量譯碼器
9.3.2碼制變換譯碼器
9.4選擇器
9.5運算器
9.5.1通用加法器
9.5.2比較器
本章小結(jié)
習題9
第10章時序電路的VHDL語言程序設計
10.1觸發(fā)器
10.1.1D觸發(fā)器
10.1.2JK觸發(fā)器
10.1.3T觸發(fā)器
10.1.4鎖存器
10.2寄存器和移位寄存器
10.2.1寄存器
10.2.2串入／串出移位寄存器
10.2.3串入／并出移位寄存器
10.2.4循環(huán)移位寄存器
10.3計數(shù)器
10.3.1計數(shù)器簡介
10.3.2二進制同步計數(shù)器
10.3.3同步可逆計數(shù)器
10.3.4異步計數(shù)器
本章小結(jié)
習題10
第11章有限狀態(tài)機
11.1有限狀態(tài)機的基本概念
11.2有限狀態(tài)機的基本描述
11.2.1有限狀態(tài)機的描述方式
11.2.2一個Moore型有限狀態(tài)機的設計實例
11.3有限狀態(tài)機的同步和復位
11.3.1輸出信號的同步
11.3.2有限狀態(tài)機的同步復位
11.3.3有限狀態(tài)機的異步復位
11.4改進的Moore型有限狀態(tài)機
11.4.1狀態(tài)作為輸出信號
11.4.2并行輸出寄存器的譯碼輸出
本章小結(jié)
習題11
第12章應用實例--數(shù)字密碼引爆器的設計
12.1數(shù)字密碼引爆器的具體功能
12.2頂層模塊的VHDL語言程序
12.2.1頂層實體說明的VHDL語言程序
12.2.2頂層結(jié)構(gòu)體的設計及其VHDL語言程序
12.3底層模塊的分析及其VHDL語言程序
12.3.1輸入消抖同步電路
12.3.2編碼電路
12.3.3比較電路
12.3.4預置密碼電路
12.3.5計數(shù)器選擇電路
12.3.6控制指示燈電路
12.3.7分頻電路
12.3.8七段顯示譯碼電路
12.3.9其他簡單電路
12.4控制器模塊的分析及其VHDL語言程序
本章小結(jié)
習題12
第13章應用實例--微處理器的設計
第14章XILINXISE5.1i的使用入門
14.1XILINXISE5.1i簡介
14.2XILlNXISE5.1i的入門
14.2.1運行ISE5."開發(fā)系統(tǒng)
14.2.2創(chuàng)建新的工程
14.2.3HDL方式的源代碼輸入
14.2.4HDL方式的源代碼綜合
14.2.5源代碼的ImplementDesign和下載文件生成
14.3ISE5.1i的原理圖設計輸入
14.3.1建立一個原理圖輸入文件
14.3.2例化計數(shù)器模塊
14.3.3原理圖中的連線操作
14.3.4添加網(wǎng)絡名
14.3.5添加輸入／輸出管腳標記
本章小結(jié)
習題14
附錄1保留字
附錄2標準程序包
附錄3一些有用的網(wǎng)址
參考文獻