Xilinx 可編程邏輯器件的高級應(yīng)用與設(shè)計(jì)技巧

第1章  CoolRunner-Ⅱ系列器件結(jié)構(gòu)及描述
1.1  概述
1.2  CoolRunner-Ⅱ器件的邏輯結(jié)構(gòu)
1.2.1  功能模塊
1.2.2  高級內(nèi)部互連矩陣
1.2.3  輸入輸出模塊
1.2.4  時(shí)鐘分頻器模塊
1.3  CoolRunner-Ⅱ器件的時(shí)序模型
1.3.1  時(shí)序模型描述
1.3.2  時(shí)序模型設(shè)計(jì)范例
1.4  CoolRunner-Ⅱ器件的設(shè)計(jì)和使用
1.4.1  雙沿觸發(fā)寄存器的使用
1.4.2  時(shí)鐘分頻器的使用
1.4.3  頻率合成的使用
1.4.4  門控功能的應(yīng)用
1.4.5  施密特觸發(fā)器的應(yīng)用
1.4.6  輸入輸出標(biāo)準(zhǔn)的應(yīng)用
1.4.7  輸入輸出引腳作為參考電源輸入的設(shè)置
1.5  本章小結(jié)
第2章  Virtex-Ⅱ/Virtex-Ⅱ Pro系列器件結(jié)構(gòu)及描述
2.1  概述
2.2  Virtex-Ⅱ系列器件結(jié)構(gòu)和特性
2.2.1  Virtex-Ⅱ系列器件特性
2.2.2  Virtex-Ⅱ的邏輯結(jié)構(gòu)
2.3  Virtex-Ⅱ Pro系列器件結(jié)構(gòu)和特性
2.3.1  Virtex-Ⅱ Pro系列器件簡介
2.3.2  Virtex-Ⅱ Pro系列器件的組織結(jié)構(gòu)
2.4  Virtex-Ⅱ Pro X系列器件簡介
2.5  本章小結(jié)
第3章  Spartan-ⅡE和Spartan-3系列器件結(jié)構(gòu)及描述
3.1  概述
3.2  Spartan-ⅡE系列FPGA
3.2.1  Spartan-ⅡE器件簡介
3.2.2  Spartan-ⅡE器件結(jié)構(gòu)描述
3.3  Spartan-3系列FPGA
3.3.1  Spartan-3器件簡介
3.3.2  Spartan-3器件結(jié)構(gòu)描述
3.4  本章小結(jié)
第4章  ISE 6.x設(shè)計(jì)工具簡介和使用
4.1  概述
4.2  Xilinx設(shè)計(jì)流程
4.3  ISE 6.1軟件的使用
4.3.1  設(shè)計(jì)開始
4.3.2  設(shè)計(jì)輸入（VHDL）
4.3.3  仿真行為模型（功能仿真）
4.3.4  使用ModelSim進(jìn)行仿真
4.3.5  設(shè)計(jì)輸入
4.3.6  設(shè)計(jì)實(shí)現(xiàn)
4.3.7  對頂層設(shè)計(jì)進(jìn)行仿真（時(shí)序仿真）
4.3.8  EDIF設(shè)計(jì)方法
4.4  引腳與區(qū)域約束編輯器（PACE）
4.4.1  利用PACE指定輸入輸出的引腳和特性
4.4.2  利用PACE工具完成對邏輯區(qū)域的控制
4.4.3  PACE的SSO分析和DRC功能
4.4.4  PACE時(shí)序分析功能
4.5  Xilinx綜合技術(shù)XST
4.6  Xilinx器件的設(shè)計(jì)實(shí)現(xiàn)
4.7  Xilinx器件的編程和配置工具iMPACT
4.7.1  編程參數(shù)的說明和選擇
4.7.2  編程工具iMPACT的配置模式概述
4.7.3  編程工具iMPACT的使用
4.7.4  用iMPACT編程工具執(zhí)行和下載配置文件
4.8  本章小結(jié)
第5章  ISE 6的輔助設(shè)計(jì)工具
5.1  概述
5.2  IP核生成工具
5.2.1  Core Generator在ISE 6工具中的使用
5.2.2  用Core Generator 建立一個(gè)新的工程
5.2.3  CoreGen中的存儲(chǔ)器編輯器
5.3  布局規(guī)劃器
5.3.1  布局規(guī)劃器概述
5.3.2  布局規(guī)劃器的功能和應(yīng)用
5.3.3  布局規(guī)劃器的使用
5.4  FPGA底層編輯器
5.4.1  FPGA底層編輯器概述
5.4.2  FPGA底層編輯器的使用
5.5  集成化邏輯分析工具
5.5.1  集成化邏輯分析工具簡介
5.5.2  集成化邏輯分析工具的組成和設(shè)計(jì)流程
5.5.3  ChipScope Pro 6.1i的操作和使用
5.6  XPower功耗分析工具
5.6.1  XPower概述
5.6.2  XPower的使用
5.7  本章小結(jié)
第6章  約束設(shè)計(jì)與時(shí)序分析
6.1  概述
6.2  時(shí)序約束
6.2.1  周期約束
6.2.2  偏移約束
6.2.3  特定約束
6.2.4  分組約束
6.3  約束編輯器
6.3.1  約束編輯器的使用
6.3.2  約束設(shè)計(jì)的范例
6.4  時(shí)序分析器
6.4.1  時(shí)序分析器的用戶界面
6.4.2  時(shí)序分析器的使用
6.4.3  時(shí)序分析報(bào)告的分析和閱讀
6.5  本章小結(jié)
第7章  可編程邏輯器件的高級設(shè)計(jì)
7.1  概述
7.2  宏生成器
7.2.1  宏生成器簡介
7.2.2  RPM設(shè)計(jì)流程和設(shè)計(jì)步驟
7.2.3  用于RPM設(shè)計(jì)的約束命令
7.2.4  使用RPM（宏生成）的設(shè)計(jì)范例
7.3  增量設(shè)計(jì)
7.3.1  增量設(shè)計(jì)簡介和設(shè)計(jì)流程
7.3.2  增量設(shè)計(jì)的運(yùn)用
7.3.3  使用增量設(shè)計(jì)的范例
7.4  模塊化設(shè)計(jì)
7.4.1  模塊化設(shè)計(jì)流程
7.4.2  模塊化設(shè)計(jì)的運(yùn)用
7.4.3  模塊化設(shè)計(jì)的應(yīng)用技巧
7.4.4  模塊化設(shè)計(jì)的應(yīng)用范例
7.5  本章小結(jié)
第8章  Xilinx可編程邏輯器件設(shè)計(jì)技巧
8.1  概述
8.2  可編程邏輯器件的時(shí)鐘設(shè)計(jì)
8.2.1  時(shí)鐘設(shè)計(jì)概述
8.2.2  片內(nèi)時(shí)鐘的設(shè)計(jì)
8.2.3  系統(tǒng)時(shí)鐘的設(shè)計(jì)
8.3  同步設(shè)計(jì)與提高器件工作速度
8.3.1  同步設(shè)計(jì)
8.3.2  提高器件工作速度
8.4  存儲(chǔ)器設(shè)計(jì)
8.4.1  可編程邏輯器件的片內(nèi)存儲(chǔ)器概述
8.4.2  存儲(chǔ)器模塊的HDL代碼實(shí)現(xiàn)
8.5  可編程邏輯器件FPGA的配置
8.5.1  FPGA器件配置模式
8.5.2  FPGA器件配置流程
8.5.3  FPGA器件配置時(shí)常見的問題
8.6  可編程邏輯器件的電源、接地和去耦網(wǎng)絡(luò)設(shè)計(jì)
8.6.1  電源設(shè)計(jì)的重要性
8.6.2  幾種典型的電源電路
8.6.3  去耦（旁路）電容設(shè)計(jì)
8.6.4  接地設(shè)計(jì)
8.7  LVDS接口設(shè)計(jì)
8.7.1  LVDS概述
8.7.2  LVDS的使用
8.8  CPLD器件設(shè)計(jì)中需注意的一些問題
8.8.1  設(shè)計(jì)的優(yōu)化處理
8.8.2  鎖存器和觸發(fā)器
8.8.3  case語句和if…else語句的使用
8.8.4  XC95*系列CPLD乘積項(xiàng)與觸發(fā)器
8.8.5  CPLD器件的多接口電平應(yīng)用
8.9  本章小結(jié)
第9章  Virtex-Ⅱ Pro MGT高速串行I/O設(shè)計(jì)
9.1  概述
9.1.1  推動(dòng)串行連接發(fā)展的因素
9.1.2  高速串行通信的拓?fù)浣Y(jié)構(gòu)
9.1.3  Xilinx在高速串行通信方面的策略
9.2  Virtex-Ⅱ Pro Rocket I/O體系結(jié)構(gòu)
9.3  Virtex-Ⅱ Pro Rocket I/O原理與應(yīng)用
9.3.1  Virtex-Ⅱ Pro MGT收發(fā)器模塊信號定義和說明
9.3.2  發(fā)送緩沖器和接收彈性緩沖器
9.3.3  8B/10B編碼
9.3.4  時(shí)鐘修正和通道綁定
9.3.5  MGT時(shí)鐘設(shè)計(jì)
9.3.6  MGT的循環(huán)冗余碼校驗(yàn)設(shè)計(jì)
9.4  Virtex-Ⅱ Pro MGT設(shè)計(jì)范例
9.4.1  建立一個(gè)新的工程和MGT、DCM模塊
9.4.2  建立一個(gè)頂層文件和用核生成工具生成塊存儲(chǔ)器
9.4.3  完成頂層設(shè)計(jì)文件
9.5  本章小結(jié)
第10章  32位嵌入式處理器設(shè)計(jì)
10.1 概述
10.2  Virtex-Ⅱ Pro的PowerPC 405處理器內(nèi)核概述
10.2.1  PowerPC 405嵌入式處理器結(jié)構(gòu)和特性
10.2.2  PowerPC 405的應(yīng)用模式
10.2.3  PowerPC 405處理器的總線結(jié)構(gòu)
10.3  MicroBlaze 32位嵌入式處理器概述
10.3.1  MicroBlaze 處理器結(jié)構(gòu)
10.3.2  MicroBlaze處理器的總線接口
10.4  基于Virtex-Ⅱ Pro器件的超級控制器
10.5  PowerPC 405和MicroBlaze嵌入式處理器的設(shè)計(jì)流程
10.5.1  EDK 6.1開發(fā)工具簡介
10.5.2  EDK 6.1開發(fā)工具的使用
10.5.3  PowerPC 405和MicroBlaze處理器硬件和軟件設(shè)計(jì)流程
10.5.4  為嵌入式處理器增加用戶內(nèi)核
10.6  PowerPC 405和MicroBlaze處理器設(shè)計(jì)范例
10.6.1  PowerPC 405處理器設(shè)計(jì)說明
10.6.2  PowerPC 405處理器設(shè)計(jì)流程
10.6.3  在ISE 6.1工程管理器中創(chuàng)建一個(gè)新的處理器設(shè)計(jì)XMP文件
10.7  為處理器增加外圍設(shè)備設(shè)計(jì)范例
10.7.1  使用向?qū)Чぞ呓⒂脩鬙PB外部設(shè)備
10.7.2  將所生成的用戶OPB外部設(shè)備加入系統(tǒng)
10.7.3  實(shí)現(xiàn)設(shè)計(jì)
10.8  本章小結(jié)
第11章  PicoBlaze  8位嵌入式微控制器設(shè)計(jì)
11.1  概述
11.2  PicoBlaze的邏輯結(jié)構(gòu)
11.2.1  通用處理器的基本結(jié)構(gòu)
11.2.2  PicoBlaze處理器的基本結(jié)構(gòu)
11.2.3  PicoBlaze處理器的指令系統(tǒng)
11.3  PicoBlaze設(shè)計(jì)流程
11.3.1  PicoBlaze處理器的設(shè)計(jì)
11.3.2  CoolBlaze處理器設(shè)計(jì)流程
11.4  重新定制PicoBlaze處理器和設(shè)計(jì)范例
11.4.1  定制新的CoolBlaze處理器
11.4.2  CoolBlaze處理器設(shè)計(jì)范例
11.5  本章小結(jié)
第12章  高速電路設(shè)計(jì)和信號完整性分析
12.1  概述
12.2  信號完整性的提出
12.2.1  傳輸線效應(yīng)
12.2.2  信號的邊沿速率
12.2.3  同步切換噪聲（SSN）和地線反彈
12.2.4  串?dāng)_（交調(diào)干擾）
12.2.5  反射、振鈴、環(huán)繞振蕩
12.3  高速電路設(shè)計(jì)和端接技術(shù)
12.3.1  阻抗匹配原理
12.3.2  典型的傳輸線端接方案
12.3.3  Xilinx器件的阻抗匹配和端接方案
12.3.4  阻抗端接技術(shù)的仿真分析
12.4  本章小結(jié)
第13章  第三方設(shè)計(jì)與開發(fā)工具
13.1  概述
13.2  ModelSim仿真驗(yàn)證工具
13.2.1  ModelSim簡介
13.2.2  ISE環(huán)境下的ModelSim使用
13.2.3  測試激勵(lì)程序Testbench
13.3  Synplify和Synplify Pro高性能綜合工具
13.3.1  Synplify和Synplify Pro簡介
13.3.2  Synplify Pro綜合工具的使用
13.3.3  Synplify Pro綜合工具的高級應(yīng)用
13.3.4  針對Xilinx器件的綜合設(shè)計(jì)
13.4  本章小結(jié)