VHDL電路設計實用教程

第1章 VHDL開發(fā)工具MAX plusII
1. 1 MAX plusII的安裝
1. 2 MAX plusII設計的輸人
1. 2. 1 MAX plusII的啟動
1. 2. 2 新的圖形文件的建立
1. 2. 3 保存文件
1. 2. 4 指定項目名稱
1. 2. 5 創(chuàng)建默認符號
1. 3 項目的編譯
1. 3. 1 打開并指向要編譯的文件
1. 3. 2 打開編譯器窗口
1. 3. 3 器件的選擇及管腳的分配
1. 3. 4 全局邏輯綜合方式的選擇
1. 3. 5 FLEX器件的進位／級聯(lián)鏈的設置
1. 3. 6 定時的設置
1. 3. 7 編譯
1. 4 定時分析
1. 5 時間仿真
1. 6 器件的編程
1. 6. 1 利用Altera編程器對MAX和EPROM系列器件進行編程
1. 6. 2 通過JTAG實現(xiàn)在系統(tǒng)編程
1. 6. 3 利用ByteBlaster配置FLEX系列器件
第2章 VHDL語言程序的基本結構
2. 1 實體
2. 1. 1 實體說明
2. 1. 2 結構體
2. 2 結構體的子結構描述
2. 2. 1 塊 BLOCK 語句結構
2. 2. 2 進程 PROCESS 語句結構
2. 3 子程序 SUBPROGRAM 語句結構
2. 3. 1 過程
2. 3. 2 函數(shù)
2. 4 子程序的重載
2. 4. 1 函數(shù)的重載
2. 4. 2 過程的重載
第3章 程序包及庫和配置
3. 1 程序包
3. 1. 1 程序包首
3. 1. 2 程序包體
3. 2 庫
3. 3 配置
3. 3. 1 默認配置
3. 3. 2 元件配置
3. 3. 3 結構體的配置
3. 3. 4 塊的配置
第4章 VHDL語言的對象和數(shù)據(jù)類型及運算操作符
4. 1 VHDL的對象
4. 1. 1 常量
4. 1. 2 變量
4. 1. 3 信號
4. 1. 4 信號與變量的區(qū)別
4. 2 VHDL的數(shù)據(jù)類型
4. 2. 1 標準的數(shù)據(jù)類型
4. 2. 2 用戶自定義的數(shù)據(jù)類型
4. 2. 3 用戶定義的子類型
4. 3 IEEE預定義的標準
4. 3. 1 標準邏輯位STD_LOGIC數(shù)據(jù)類型
4. 3. 2 標準邏輯矢量STD_LOGIC_VECTOR數(shù)據(jù)類型
4. 3. 3 其他預定義標準數(shù)據(jù)類型
4. 4 數(shù)據(jù)類型的轉換
4. 4. 1 函數(shù)轉換法
4. 4. 2 類型標記轉換法
4. 4. 3 常數(shù)轉換法
4. 5 VHDL語言的運算操作符
4. 5. 1 邏輯運算符
4. 5. 2 算術運算符
4. 5. 3 并置運算
4. 5. 4 關系運算符
4. 5. 5 移位運算符
4. 5. 6 運算符的重載
第5章 VHDL結構體的描述方式
5. 1 結構體的行為描述方式
5. 2 結構體的數(shù)據(jù)流描述方式
5. 3 結構體的結構描述方式
5. 4 結構體的混合描述方式
第6章 VHDL語言中的順序語句
6. 1 WAIT語句
6. 1. 1 WAITON語句
6. 1. 2 WAITUNTIL語句
6. 1. 3 WAITFOR語句
6. 1. 4 多條件WAIT語句
6. 1. 5 超時等待處理
6. 2 變量賦值語句
6. 3 信號代人語句
6. 4 IF語句
6. 4. 1 門閂控制語句
6. 4. 2 二選一控制語句
6. 4. 3 IP語句的多選擇控制語句
6. 5 CASE語句
6. 6 LOOP語句
6. 6. 1 FORLOOP語句
6. 6. 2 WHILELOOP語句
6. 7 NEXT語句
6. 8 EXIT語句
6. 9 RETURN語句
6. 10 NULL語句
6. 11 過程調(diào)用語句
6. 12 斷言 ASSERT 語句
6. 13 REPORT語句
第7章 VHDL語言中的并行語句
7. 1 進程語句
7. 2 并行信號代人語句
7. 2. 1 并發(fā)信號代人語句
7. 2. 2 條件信號代人語句
7. 2. 3 選擇信號代人語句
7. 3 并行過程調(diào)用語句
7. 4 塊語句
7. 5 并行斷言語句
7. 6 元件例化語句
7. 7 生成語句
7. 7. 1 FOR格式的生成語句
7. 7. 2 IF格式的生成語句
第8章 組合邏輯電路設計
8. 1 門電路
8. 1. 1 輸入與門
8. 1. 2 輸入或門
8. 1. 3 二輸入與非門
8. 1. 4 二輸人或非門
8. 1. 5 反相器
8. 1. 6 二輸入異或門
8. 1. 7 四輸入與非門
8. 2 編碼器和譯碼器
8. 2. 1 編碼器
8. 2. 2 譯碼器
8. 3 多路選擇器
8. 3. 1 二選一多路選擇器
8. 3. 2 四選一多路選擇器
8. 4 比較器
8. 5 加法器
8. 5. 1 半加器
8. 5. 2 全加器
8. 6 求補器
8. 7 三態(tài)門
第9章 時序邏輯電路設計
9. 1 時鐘信號和復位信號
9. 1. 1 時鐘信號
9. 1. 2 復位信號
9. 2 觸發(fā)器
9. 2. 1 D觸發(fā)器
9. 2. 2 JK觸發(fā)器
9. 2. 3 T觸發(fā)器
9. 2. 4 鎖存器
9. 3 寄存器
9. 4 移位寄存器
9. 4. 1 串行輸入. 串行輸出移位寄存器
9. 4. 2 循環(huán)移位寄存器
9. 5 計數(shù)器
9. 5. 1 同步計數(shù)器
9. 5. 2 異步計數(shù)器
第10章 有限狀態(tài)機的設計
10. 1 一個有限狀態(tài)機的描述實例
10. 1. 1 功能要求
10. 1. 2 狀態(tài)分析
10. 1, 3 交通燈控制器的三進程描述方式
10, 1. 4 交通燈控制器的雙進程描述方式
10. 1. 5 交通燈控制器的單進程描述方式
10. 2 有限狀態(tài)機的復位
10. 2. 1 同步復位信號
10. 2. 2 異步復位信號
第11章 VHDL語言的設計實例一：頻率計的設計
11. 1 頻率計實現(xiàn)的功能
11. 2 頻率計各部分的分析
11. 3 頻率計各部分的設計和實現(xiàn)
11. 3. 1 時基進程的設計和實現(xiàn)
11. 3. 2 計數(shù)器的設計和實現(xiàn)
11. 3. 3 七段譯碼器的設計和實現(xiàn)
11. 4 頻率計的綜合設計
第12章 VHDL語言的設計實例二：計算器的設計
12. 1 計算器實現(xiàn)的功能
12. 2 計算器各個組成部分的分析
12. 2. 1 計算器的計算部分
12. 2. 2 計算器的存儲部分
12. 2. 3 計算器的顯示部分
12. 2. 4 計算器的輸入部分
12. 3 計算器各部分的設計和實現(xiàn)
12. 3. 1 計算器計算部分的設計和實現(xiàn)
12. 3. 2 計算器輸入部分的設計和實現(xiàn)
12. 3. 3 計算器顯示部分的設計和實現(xiàn)
12. 4 計算器的綜合設計
第13章 VHDL語言的編碼格式
13. 1 文件頭的編碼格式
13. 2 修改說明的格式
13. 3 源代碼的注釋
13. 4 VHDL語言中實體的命名
13. 5 VHDL語言中的結構體的命名
13. 6 程序包的書寫格式
13. 7 函數(shù)和過程的編碼格式
13. 8 信號的編碼格式
13. 9 變量的編碼格式
13. 10 進程的編碼規(guī)則
13. 11 時鐘信號的編碼規(guī)則
13. 12 測試工作臺的編碼規(guī)則
13. 13 其他的編碼規(guī)則
附錄A VHDL比語言的保留字
參考文獻