FPGA系統(tǒng)設(shè)計與實踐

第1章 FPGA系統(tǒng)設(shè)計基礎(chǔ)
1.1 可編程邏輯器件基礎(chǔ)
1.1.1 概述
1.1.2 可編程邏輯器件的編程器件工作原理
1.1.3 可編程邏輯器件的基本結(jié)構(gòu)和電路表示方法
1.2 FPGA的設(shè)計方法與要求
1.2.1 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計方法
1.2.2 優(yōu)秀FPGA設(shè)計的重要特征
1.3 FPGA的設(shè)計流程
1.3.1 可編程邏輯器件的一般設(shè)計流程
1.3.2 基于MAX+plus II的設(shè)計流程
1.3.3 基于Quartus II的設(shè)計流程
1.3.4 基于ISE的設(shè)計流程
1.3.5 嵌入PowerPC405微處理器的FPGA流程
1.4 FPGA設(shè)計工具
1.4.1 Altera的可編程邏輯器件設(shè)計工具
1.4.2 Xilinx的可編程邏輯器件設(shè)計工具
本章小結(jié)
思考題與習題第2章 FPGA器件
2.1 Xilinx FPGA器件
2.1.1 Xilinx FPGA器件簡介 
2.1.2 Spartan-II和Spartan-II E系列產(chǎn)品
2.1.3 Virtex-II系列產(chǎn)品
2.1.4 Virtex-II Pro和Virtex-II ProX系列產(chǎn)品
2.2 Altera FPGA器件
2.2.1 Altera FPGA器件簡介
2.2.2 FLEX系列產(chǎn)品
2.2.3 ACEX1K系列產(chǎn)品
2.2.4 APEX系列產(chǎn)品
2.2.5 Mercury系列產(chǎn)品
2.2.6 Excalibur系列產(chǎn)品
2.2.7 Stratix系列產(chǎn)品
本章小結(jié)
思考題與習題第3章 設(shè)計輸入
3.1 基于ISE 5.2的設(shè)計輸入方法
3.1.1 原理圖輸入
3.1.2 HDL語言輸入
3.1.3 狀態(tài)圖輸入
3.1.4 IP復用
3.2 基于Quartus II 3.0的設(shè)計輸入方法
3.2.1 原理圖輸入
3.2.2 HDL語言輸入
本章小結(jié)
思考題與習題第4章 功能仿真
4.1 基于Modelsim的功能仿真
4.1.1 Modelsim XE IIV5.6e
4.1.2 在Project Navigator中建立測試激勵文件
4.1.3 啟動Modelsim進行仿真
4.1.4 功能仿真實例：十進制計數(shù)器
4.2 基于Quartus II 3.0的功能仿真
4.2.1 建立Vector Waveform File文件
4.2.2 仿真器設(shè)置
4.2.3 功能仿真實例：占空比為50%的3分頻器
本章小結(jié)
思考題與習題第5章 綜合、實行、配置、編譯與編程
5.1 ISE 5.2中的綜合工具XST
5.1.1 XST的綜合屬性
5.1.2 使用XST綜合設(shè)計
5.2 基于ISE 5.2的實行設(shè)計
5.2.1 用戶約束
5.2.2 實行設(shè)計
5.2.3 查看相關(guān)報告
5.3 基于ISE 5.2的下載配置
5.3.1 準備配置（Prepare Configuration）
5.3.2 配置器件（Configure Device）
5.4 基于Quartus II的編譯與器件編程
5.4.1 使用Quartus II 3.0的編譯器編譯設(shè)計
5.4.2 使用Quartus II 3.0的編程器下載
本章小結(jié)
思考題與習題第6章 FPGA的下載配置電路設(shè)計
6.1 Xilinx的FPGA下載配置電路設(shè)計
6.1.1 Xilinx FPGA的下載配置模式
6.1.2 Virtex-II系列器件下載配置電路設(shè)計
6.2 Altera的FPGA下載配置設(shè)計
6.2.1 Altera公司的下載電纜
6.2.2 下載電纜配置電路設(shè)計
6.2.3 Altera芯片配置電路設(shè)計
本章小結(jié)
思考題與習題第7章 設(shè)計技巧
7.1 VHDL編碼風格
7.1.1 描述方法對電路結(jié)構(gòu)的影響
7.1.2 不同的狀態(tài)機描述
7.2 采用層次化的設(shè)計
7.2.1 層次化設(shè)計的基本思想和原則
7.2.2 相似邏輯設(shè)計在一個層次
7.2.3 使用寄存器作為模塊的分界線
7.3 Block RAM設(shè)計
7.3.1 Block RAM的結(jié)構(gòu)
7.3.2 描述Block RAM的VHDL程序
7.3.3 Block RAM的寬度和深度組合
7.4 基于IP Core的Block RAM的設(shè)計
7.4.1 雙端口塊RAM（Dual-Prot Block RAM)
7.4.2 使用IP Core生成雙端口RAM
7.4.3 使用Memory Editor生成COE文件
7.5 時鐘設(shè)計
7.5.1 數(shù)字延遲鎖相環(huán)（DLL）應(yīng)用設(shè)計
7.5.2 全局時鐘網(wǎng)絡(luò)應(yīng)用設(shè)計
7.5.3 數(shù)字時鐘管理器（DCM）應(yīng)用設(shè)計
本章小結(jié)
思考題與習題第8章 FPGA設(shè)計實踐
8.1 FPGA最小系統(tǒng)板設(shè)計
8.1.1 Xilinx FPGA最小系統(tǒng)板設(shè)計
8.1.2 Altera FPGA最小系統(tǒng)板設(shè)計
8.1.3 BGA封裝印制板設(shè)計
8.2 FPGA對LED顯示器的控制
8.2.1 FPGA對LED數(shù)碼管靜態(tài)顯示控制
8.2.2 FPGA對LED數(shù)碼管動態(tài)顯示控制
8.2.3 程序設(shè)計與仿真
8.3 FPGA對LCD顯示器的控制
8.3.1 MDLS系列液晶顯示模塊
8.3.2 FPGA MDLS字符型液晶顯示模塊驅(qū)動電路
8.3.3 程序設(shè)計與仿真
8.4 ADC0809接口電路及程序設(shè)計
8.4.1 ADC0809與FPGA接口電路
8.4.2 ADC0809與VHDL采樣控制程序
8.5 TLC5510接口電路及程序設(shè)計
8.5.1 TLC5510與FPGA接口電路
8.5.2 TLC5510 VHDL采樣控制程序設(shè)計
8.6 DAC0832接口電路及程序設(shè)計
8.6.1 DAC0832接口電路設(shè)計
8.6.2 DAC0832接口電路程序設(shè)計
8.7 TLC7524接口電路設(shè)計及程序設(shè)計
8.7.1 TLC7524接口電路設(shè)計
8.7.2 TLC7524接口電路程序設(shè)計
8.8 FPGA通用異步收發(fā)器設(shè)計
8.8.1 UART簡介
8.8.2 FPGA UART系統(tǒng)組成
8.8.3 模塊設(shè)計
8.8.4 程序設(shè)計與仿真
8.9 二進制振幅鍵控調(diào)制器與解調(diào)器設(shè)計
8.9.1 ASK調(diào)制方法
8.9.2 ASK解調(diào)方法
8.9.3 ASK調(diào)制方框圖及電路符號
8.9.4 ASK調(diào)制VHDL程序及仿真
8.9.5 ASK解調(diào)方框圖及電路符號
8.9.6 ASK解調(diào)VHDL程序及仿真
8.10 二進制頻移鍵控調(diào)制器與解調(diào)器設(shè)計
8.10.1 FSK信號的產(chǎn)生
8.10.2 FSK信號的解調(diào)
8.10.3 FSK調(diào)制方框圖及電路符號
8.10.4 FSK調(diào)制VHDL程序及仿真
8.10.5 FSK解調(diào)方框圖及電路符號
8.10.6 FSK解調(diào)VHDL程序及仿真
8.11 二進制相位鍵控調(diào)制器與解調(diào)器設(shè)計
8.11.1 絕對調(diào)相和相對調(diào)相
8.11.2 CPSK信號的產(chǎn)生
8.11.3 DPSK信號的產(chǎn)生
8.11.4 DPSK信號的解調(diào)
8.11.5 CPSK調(diào)制程序方框圖及電路符號
8.11.6 CPSK調(diào)制VHDL程序及仿真
8.11.7 CPSK解調(diào)方框圖及電路符號
8.11.8 CPSK解計VHDL程序及仿真
8.11.9  DPSK調(diào)制方框圖及電路符號
8.11.10 絕對碼一相對碼轉(zhuǎn)換VHDL程序及仿真
8.11.11 相對碼一絕對碼轉(zhuǎn)換方框圖及電路符號
8.11.12 相對碼一絕對碼轉(zhuǎn)換VHDL程序及仿真
8.12 多進制數(shù)字振幅調(diào)制（MASK）系統(tǒng)
8.12.1 多進制數(shù)字振幅調(diào)制（MASK）
8.12.2 MASK信號的產(chǎn)生
8.12.3 MASK調(diào)制電路VHDL程序與仿真
8.13 多進制數(shù)字頻率調(diào)制（MFSK）系統(tǒng)
8.13.1 多進制數(shù)字頻率計制MFS
8.13.2 MFSK調(diào)制電路VHDL程序及仿真
8.14 多進制數(shù)字相位調(diào)制（MPSK）系統(tǒng)
8.14.1 多進制數(shù)字相位調(diào)制（MPSK）
8.14.2 4PSK信號
8.14.3 MPSK調(diào)制電路VHDL程序及仿真
8.14.4 MPSK解制電路VHDL程序及仿真
8.15 數(shù)字基帶信號的傳輸碼型發(fā)生器設(shè)計
8.15.1 常見的幾種基帶碼
8.15.2 基帶碼發(fā)生器方框圖及電路符號
8.15.3 基帶碼發(fā)生器VHDL程序與仿真
8.16 采用測頻法的數(shù)字頻率計
8.16.1 設(shè)計要求
8.16.2 系統(tǒng)組成
8.16.3 程序設(shè)計與仿真
8.17采用等精度測頻原理的頻率計
8.17.1 設(shè)計要求
8.17.2 測頻原理及誤差分析
8.17.3 系統(tǒng)組成
8.17.4 程序與仿真
8.18 電子琴設(shè)計
8.18.1 設(shè)計要求
8.18.2 系統(tǒng)組成
8.18.3 模塊設(shè)計
8.18.4 程序設(shè)計與仿真
8.19 自動升降電梯控制器設(shè)計
8.19.1 設(shè)計要求
8.19.2 系統(tǒng)組成
8.19.3 模塊設(shè)計
8.19.4 程序設(shè)計與仿真
8.20 電子時鐘設(shè)計
8.20.1 設(shè)計要求
8.20.2 系統(tǒng)組成
8.20.3 模塊設(shè)計
8.20.4 程序設(shè)計與仿真
8.21 自動售貨機控制系統(tǒng)設(shè)計
8.21.1 設(shè)計要求
8.21.2 系統(tǒng)組成
8.21.3 程序設(shè)計與仿真
8.22 出租車自動計價器設(shè)計
8.22.1 設(shè)計要求
8.22.2 系統(tǒng)組成
8.22.3 模塊設(shè)計
8.22.4 程序設(shè)計與仿真
8.23 多功能波形發(fā)生器設(shè)計
8.23.1 設(shè)計要求
8.23.2 系統(tǒng)組成
8.23.3 模塊設(shè)計
8.23.4 程序設(shè)計與仿真
8.24 步進電機定位控制系統(tǒng)設(shè)計
8.24.1 設(shè)計要求
8.24.2 系統(tǒng)組成
8.24.3 模塊設(shè)計
8.24.4程序設(shè)計與仿真
本章小結(jié)
思考題與習題
附錄A 相關(guān)網(wǎng)址
附錄B IC和FPGA專業(yè)術(shù)語的中英文對照
參考文獻