電子設(shè)計(jì)自動(dòng)化（EDA）手冊(cè)

EDA概況
第1章 概論
參考文獻(xiàn)
第2章 電子設(shè)計(jì)自動(dòng)化的方案
2. 1 設(shè)計(jì)系統(tǒng)分類
2. 2 設(shè)計(jì)的步驟
2. 2. 1 技術(shù)規(guī)范的制定
2. 2. 2 算法模塊
2. 2. 3 寄存器傳輸級(jí)
2. 2. 4 邏輯設(shè)計(jì)
2. 2. 5 晶體管電路設(shè)計(jì)
2. 2. 6 掩膜的幾何圖形設(shè)計(jì) 版圖
2. 2. 7 試驗(yàn)結(jié)構(gòu)的補(bǔ)充
2. 3 執(zhí)行和驗(yàn)證
2. 4 自頂向下設(shè)計(jì)流程還是自底向上設(shè)計(jì)流程
2. 5 EDA的簡(jiǎn)史
2. 5. 1 第一代EDA
2. 5. 2 第二代EDA
2. 5. 3 第三代EDA
2. 5. 4 設(shè)計(jì)產(chǎn)出率的發(fā)展
2. 5. 5 展望第四代EDA
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符號(hào)設(shè)計(jì)
第3章 符號(hào)的設(shè)計(jì)規(guī)范
3. 1 符號(hào)的電路圖輸入作用
3. 1. 1 電子設(shè)計(jì)的第一步
3. 1. 2 結(jié)構(gòu)和特性描述
3. 1. 3 標(biāo)準(zhǔn)化
3. 2 電路圖編輯器
3. 2. 1 電路圖編輯器的圖形元件
3. 2. 2 圖形設(shè)計(jì)的結(jié)構(gòu)和組織
3. 2. 3 分配一性能一屬性
3. 2. 4 符號(hào)庫(kù)
3. 2. 5 符號(hào)編輯器
3. 2. 6 編輯功能
3. 2. 7 電路圖編輯器的特殊功能
3. 3 網(wǎng)表的產(chǎn)生
3. 4 電路圖輸入的例子
3. 4. 1 FPGA／CPLD設(shè)計(jì)例子
3. 4. 2 電路板設(shè)計(jì)的例子
3. 4. 3 集成電路單元設(shè)計(jì)的例子
3. 4. 4 標(biāo)準(zhǔn)單元集成電路設(shè)計(jì)的例子
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高級(jí)語言設(shè)計(jì)
第4章 采用高級(jí)語言的設(shè)計(jì)規(guī)范
4. 1 概述
4. 1. 1 VHDL的起源
4. 1. 2 VHDL設(shè)計(jì)流程
4. 2 VHDL設(shè)計(jì)的結(jié)構(gòu)
4. 2. 1 信號(hào)
4. 2. 2 接口 端口
4. 2. 3 實(shí)體
4. 2. 4 工作庫(kù)WORK
4. 2. 5 構(gòu)造體
4. 2. 6 器件
4. 2. 7 配置
4. 2. 8 7段位十六進(jìn)制的兩部分轉(zhuǎn)換
4. 3 并行語句
4. 3. 1 簡(jiǎn)單信號(hào)賦值
4. 3. 2 條件信號(hào)賦值
4. 3. 3 選擇信號(hào)賦值
4. 3. 4 帶有優(yōu)先級(jí)判斷的輸入端編碼器
4. 4 VHDL里的仿真模塊
4. 4. 1 驅(qū)動(dòng)
4. 4. 2 延時(shí)同步機(jī)制
4. 4. 3 延時(shí)建模
4. 4. 4 比較傳輸延時(shí)和慣性延時(shí)
4. 5 進(jìn)程
4. 5. 1 特性
4. 5. 2 信號(hào)和變量
4. 5. 3 順序語句
4. 6 順序 同步 邏輯
4. 6. 1 組合體
4. 6. 2 寄存器和D觸發(fā)器
4. 6. 3 時(shí)序進(jìn)程
4. 6. 4 異步總線信號(hào)的處理
4. 7 類型
4. 7. 1 標(biāo)準(zhǔn)類型
4. 7. 2 枚舉類型
4. 7. 3 物理類型
4. 7. 4 記錄類型
4. 7. 5 數(shù)組類型
4. 7. 6 存取類型
4. 7. 7 文件類型
4. 7. 8 存取類型堆棧形式的模塊化
4. 8 操作符
4. 8. 1 標(biāo)準(zhǔn)操作符
4. 8. 2 布爾操作符
4. 8. 3 比較操作符
4. 8. 4 操作符的重載
4. 8. 5 帶重載的 操作符的枚舉類型加法
4. 9 子程序
4. 9. 1 函數(shù)
4. 9. 2 進(jìn)程
4. 9. 3 決斷函數(shù)Wired-Or
4. 10 測(cè)試平臺(tái)
4. 10. 1 激活模型
4. 10. 2 響應(yīng)模型
4. 10. 3 包集合TEXTIO
4. 10. 4 一個(gè)測(cè)試平臺(tái)的例子
4. 11 程序包和庫(kù)
4. 11. 1 程序包的構(gòu)造
4. 11. 2 庫(kù)文件
4. 11. 3 在程序包里的多個(gè)操作符
4. 12 高級(jí)VHDL
4. 12. 1 Generics語句
4. 12. 2 Attribute 屬性 描述與定義語句
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第5章 圖解式特性說明
5. 1 概述
5. 1. 1 簡(jiǎn)要說明
5. 1. 2 設(shè)計(jì)結(jié)構(gòu)
5. 1. 3 使用圖解式說明的設(shè)計(jì)周期
5. 2 圖形化描述的原則
5. 2. 1 方塊圖
5. 2. 2 真值表
5. 2. 3 流程圖
5. 2. 4 狀態(tài)圖
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第6章 邏輯綜合
6. 1 概述
6. 2 可邏輯綜合的VHDL代碼示例
6. 3 分塊化
6. 4 分層修改
6. 5 優(yōu)化
6. 5. 1 優(yōu)化要求的作用
6. 5. 2 優(yōu)化策略
6. 5. 3 兩級(jí)邏輯的優(yōu)化
6. 5. 4 順序邏輯的優(yōu)化
6. 6 重新定時(shí)
6. 7 工藝映射
6. 8 可邏輯綜合化的結(jié)構(gòu). 屬性. 類型和操作符
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第7章 硬件/軟件協(xié)作設(shè)計(jì)
7. 1 設(shè)計(jì)再應(yīng)用
7. 1. 1 為什么要重復(fù)使用設(shè)計(jì)模塊
7. 1. 2 硬件/軟件宏, 虛擬器件和有版權(quán)設(shè)備 IP
7. 1. 3 參數(shù)可變化的器件
7. 1. 4 標(biāo)準(zhǔn)化--虛擬插座接口聯(lián)盟 VSIA
7. 1. 5 作為商業(yè)對(duì)象的虛擬器件
7. 2 使用虛擬器件和處理器的設(shè)計(jì)
7. 2. 1 使用FPGA工藝的設(shè)計(jì)
7. 2. 2 ASIC結(jié)構(gòu)處理器的使用
7. 2. 3 嵌入式軟件
7. 2. 4 硬件/軟件協(xié)仿真
7. 2. 5 ASIC里的元件的布局和布線
7. 3 面向硬件/軟件碼設(shè)計(jì)的EDA系統(tǒng)
7. 3. 1 對(duì)于設(shè)計(jì)空間檢測(cè)的程序系統(tǒng) 設(shè)計(jì)空間檢測(cè)工具
7. 3. 2 面向不規(guī)則目標(biāo)結(jié)構(gòu)的編譯器 可重定位編譯器
7. 3. 3 集成程序系統(tǒng)
7. 4 片上系統(tǒng)的設(shè)計(jì)
7. 4. 1 概念與規(guī)范
7. 4. 2 微機(jī)械系統(tǒng)：數(shù)字. 模擬和機(jī)械世界的連接
7. 4. 3 在SOC仿真中的問題
7. 4. 4 一個(gè)挑戰(zhàn)：片上系統(tǒng)的測(cè)試
7. 4. 5 SOC設(shè)計(jì)實(shí)例
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第8章 表格化的設(shè)計(jì)形式
8. 1 網(wǎng)絡(luò)列表形式
8. 2 SPICE格式
8. 2. 1 SPICE網(wǎng)絡(luò)列表的格式
8. 2. 2 控制指令的格式
8. 2. 3 一個(gè)SPICE網(wǎng)絡(luò)列表的例子
8. 3 EDIF 電子設(shè)計(jì)交換格式
8. 3. 1 EDIF200的結(jié)構(gòu)與組件
8. 3. 2 一個(gè)EDIF網(wǎng)絡(luò)列表的實(shí)例
8. 4 SDF格式
8. 4. 1 SDF格式的目標(biāo)
8. 4. 2 設(shè)計(jì)過程中的SDF數(shù)據(jù)
8. 4. 3 SDF的結(jié)構(gòu)與元器件
8. 4. 4 一個(gè)SDF例子
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建模和驗(yàn)證
第9章 設(shè)計(jì)驗(yàn)證
9. 1 仿真驗(yàn)證
9. 2 形式驗(yàn)證的基本操作法
9. 3 靜態(tài)定時(shí)分析
9. 4 臨界信號(hào)的識(shí)別
9. 5 借助可編程器件進(jìn)行驗(yàn)證
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第10章 模擬仿真
10. 1 SPICE設(shè)計(jì)方案
10. 1. 1 分析類型
10. 1. 2 用網(wǎng)表描述電路
10. 1. 3 歷史
10. 1. 4 SPICE的數(shù)學(xué)方法
10. 1. 5 SPICE的程序結(jié)構(gòu)
10. 2 SPICE晶體管模型
10. 2. 1 雙極型晶體管
10. 2. 2 MOSFET
10. 3 運(yùn)算放大器模型
10. 3. 1 器件模型
10. 3. 2 ABM模型
10. 3. 3 運(yùn)算放大器的宏模型
10. 4 判斷模擬電路穩(wěn)定性的閉環(huán)增益分析
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第11章 數(shù)字仿真
11. 1 數(shù)字仿真有什么用
11. 2 仿真模型和集成電路
11. 3 標(biāo)準(zhǔn)化數(shù)字模型的SDF格式
11. 4 數(shù)字電路仿真系統(tǒng)的結(jié)構(gòu)
11. 4. 1 證明規(guī)定功能的數(shù)字仿真器
11. 4. 2 邏輯值系統(tǒng)
11. 5 證明電路可測(cè)試性的故障仿真
11. 6 仿真的功效和應(yīng)用
11. 6. 1 實(shí)例：與非電路
11. 6. 2 實(shí)例：RS觸發(fā)器
11. 7 證明電路可測(cè)試性時(shí)仿真器的效能
11. 8 用設(shè)計(jì)例子七段譯碼器看故障仿真的功效
11. 9 設(shè)計(jì)舉例帶進(jìn)位的16位計(jì)數(shù)器的故障仿真
11. 9. 1 4位計(jì)數(shù)器模塊
11. 9. 2 16位計(jì)數(shù)器電路
11. 10 用不同工具描述電路
11. 11 數(shù)字仿真的效率極限和大型設(shè)計(jì)的處理
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第12章 混合信號(hào)仿真
12. 1 概述
12. 2 不同抽象級(jí)上的仿真
12. 3 混合信號(hào)仿真的方案
12. 3. 1 要求和仿真過程
12. 3. 2 單獨(dú)的仿真器
12. 3. 3 總仿真器：PSPICE舉例
12. 4 應(yīng)用舉例
12. 4. 1 舉例：CMOS 乃環(huán)形振蕩器
12. 4. 2 舉例：鎖相環(huán) PLL
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第13章 系統(tǒng)仿真
13. 1 概述
13. 1. 1 系統(tǒng)仿真的原因
13. 1. 2 系統(tǒng)仿真的實(shí)現(xiàn), 模型構(gòu)成
13. 1. 3 系統(tǒng)仿真器的概況
13. 1. 4 展望：VHDL-AMS
13. 2 信息技術(shù)的系統(tǒng)仿真
13. 2. 1 引言
13. 2. 2 信號(hào)處理算法仿真
13. 2. 3 仿真器耦合
13. 3 微系統(tǒng)技術(shù)的系統(tǒng)仿真
13. 3. 1 對(duì)仿真的要求
13. 3. 2 微系統(tǒng)技術(shù)的模型化
13. 3. 3 微系統(tǒng)技術(shù)用的仿真器連耦合
13. 4 特殊應(yīng)用結(jié)果的表示
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第14章 形式驗(yàn)證
14. 1 模型檢驗(yàn)
14. 2 等效檢驗(yàn)
14. 3 基礎(chǔ)技術(shù)
14. 3. 1 判定圖
14. 3. 2 特征圖
14. 4 順序電路
14. 4. 1 等效的有限自動(dòng)機(jī)
14. 4. 2 并行過程的模型化
14. 5 綜合過程的正確性
14. 5. 1 掃描路徑生成
14. 5. 2 版圖綜合
14. 6 設(shè)計(jì)驗(yàn)證
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第15章 易測(cè)試的設(shè)計(jì)
15. 1 芯片測(cè)試的意義
15. 2 黑盒測(cè)試
15. 3 故障模型
15. 3. 1 黏著故障模型
15. 3. 2 單元故障模型
15. 3. 3 硬橋接故障
15. 3. 4 參數(shù)故障
15. 3. 5 晶體管故障
15. 4 為組合電路產(chǎn)生測(cè)試模板
15. 4. 1 布爾微分
15. 4. 2 不可發(fā)現(xiàn)的故障
15. 4. 3 通過路徑敏化產(chǎn)生測(cè)試模板
15. 4. 4 故障仿真
15. 4. 5 測(cè)試模板發(fā)生器的優(yōu)化
15. 4. 6 信號(hào)的可控性和可觀察性
15. 4. 7 測(cè)試模板的順序
15. 5 順序電路
15. 5. 1 掃描路徑
15. 5. 2 有掃描路徑能力的電路
15. 5. 3 無掃描路徑的順序電路測(cè)試
15. 6 測(cè)試能力設(shè)計(jì)
15. 6. 1 通用測(cè)試
15. 6. 2 特征碼分析
15. 6. 3 片上產(chǎn)生的測(cè)試輸入
15. 6. 4 編碼的應(yīng)用
15. 6. 5 多重計(jì)算的原理
15. 7 邊界掃描
15. 7. 1 邊界掃描單元
15. 7. 2 TAP控制器
15. 8 1 IDDQ測(cè)試
15. 8. 1 功能上不可識(shí)別的缺陷
15. 8. 2 IDDQ測(cè)試模板
15. 8. 3 IDDQ閾值
15. 8. 4 IDDQ測(cè)量原理
15. 8. 5 IDDQ可測(cè)試性
15. 9 其他參數(shù)測(cè)試
15. 10 芯片的可靠性
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實(shí)
現(xiàn)
第16章 專用集成電路 ASIC
16. 1 概述
16. 1. 1 專用集成電路的工藝特征數(shù)據(jù)
16. 1. 2 專用集成電路 ASIC 的設(shè)計(jì)目標(biāo)
16. 1. 3 CD機(jī)研究, ASIC作為關(guān)鍵部件
16. 2 設(shè)計(jì)方式
16. 2. 1 全定制設(shè)計(jì)方式
16. 2. 2 標(biāo)準(zhǔn)單元
16. 2. 3 宏單元
16. 2. 4 門陣列
16. 2. 5 可編程門陣列：FPGA
16. 2. 6 設(shè)計(jì)方式比較
16. 3 經(jīng)濟(jì)性評(píng)述
16. 3. 1 作為產(chǎn)品的ASIC
16. 3. 2 固定成本
16. 3. 3 可變費(fèi)用
16. 3. 4 設(shè)計(jì)方式比較
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第17章 庫(kù)設(shè)計(jì)方案
17. 1 數(shù)字器件庫(kù)
17. 2 引腳焊盤單元庫(kù)
17. 3 庫(kù)標(biāo)準(zhǔn) VITAL
17. 4 模擬庫(kù)
17. 5 宏庫(kù)
17. 6 用于印制電路板設(shè)計(jì) IBIS 的庫(kù)
17. 7 庫(kù)的維護(hù)和移植
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第18章 可編程邏輯電路
18. 1 可編程邏輯電路的基本思想
18. 1. 1 歷史的里程碑
18. 1. 2 由存儲(chǔ)器到可編程邏輯電路
18. 1. 3 編程點(diǎn)的實(shí)現(xiàn)可能性
18. 2 簡(jiǎn)單可編程組合邏輯電路
18. 2. 1 PAL的基本方案
18. 2. 2 內(nèi)部反饋和可斷開的輸出驅(qū)動(dòng)器
18. 2. 3 可編程極性
18. 2. 4 與項(xiàng)的多次賦值
18. 3 簡(jiǎn)單順序可編程邏輯電路
18. 3. 1 可編程寄存器輸入
18. 3. 2 帶輸出寄存器的PLD
18. 3. 3 寄存器輸入端的異或門
18. 3. 4 輸入對(duì)輸出的算術(shù)運(yùn)算
18. 3. 5 異步寄存器功能
18. 3. 6 通用陣列邏輯GAL16V8 V：Versatile通用
18. 4 PLD編程
18. 4. 1 GAL16V8的編程
18. 4. 2 編程的計(jì)算機(jī)支持
18. 4. 3 JEDEC格式
18. 5 復(fù)雜的可編程邏輯電路
18. 5. 1 ALTERA公司的多陣列矩陣 MAX
18. 5. 2 XILINX公司的邏輯單元陣列 LCA
18. 5. 3 ACT元件, ACTEL公司的FPGA
18. 5. 4 復(fù)雜CPLD或FPGA的設(shè)計(jì)過程
18. 5. 5 比較與展望
18. 6 資料來源
18. 6. 1 參考文獻(xiàn)
18. 6. 2 可編程邏輯電路的供貨商
18. 6. 3 專門針對(duì)某個(gè)生產(chǎn)廠的設(shè)計(jì)工具的供貨商
18. 6. 4 編程器的供貨商
第19章 半導(dǎo)體工藝
19. 1 硅平面技術(shù)的基礎(chǔ)知識(shí)
19. 1. 1 序言
19. 1. 2 氧化
19. 1. 3 光刻
19. 1. 4 摻雜
19. 1. 5 層的淀積
19. 2 雙極工藝
19. 2. 1 工藝說明
19. 2. 2 可集成的元件
19. 3 NMOS和CMOS工藝
19. 3. 1 NMOS工藝
19. 3. 2 CMOS技術(shù)
19. 4 工藝的繼續(xù)發(fā)展
19. 4. 1 高頻雙極工藝
19. 4. 2 雙極互補(bǔ)型金屬氧化物半導(dǎo)體 BiCMOS
參考文獻(xiàn)
第20章 集成電路技術(shù)
20. 1 概述
20. 1. 1 各項(xiàng)工藝的使用范圍
20. 1. 2 雙極型工藝的模型公式
20. 1. 3 MOS工藝的模型公式
20. 1. 4 寄生元件. 晶體管. 導(dǎo)線
20. 1. 5 噪聲
20. 1. 6 標(biāo)量
20. 2 模擬電路
20. 2. 1 匹配原則
20. 2. 2 與溫度的關(guān)系
20. 2. 3 基本元件
20. 2. 4 放大器基本電路
20. 2. 5 差動(dòng)放大器
20. 2. 6 跨導(dǎo)放大器
20. 2. 7 運(yùn)算放大器
20. 2. 8 電流和電壓的基準(zhǔn)
20. 2. 9 振蕩器
20. 3 數(shù)字電路
20. 3. 1 基本元件
20. 3. 2 觸發(fā)器
20. 3. 3 讀寫存儲(chǔ)器 RAM
20. 4 數(shù)模和模數(shù)轉(zhuǎn)換器
20. 4. 1 數(shù)模轉(zhuǎn)換器
20. 4. 2 模數(shù)轉(zhuǎn)換器
參考文獻(xiàn)
第21章 幾何版圖設(shè)計(jì)
21. 1 CMOS電路版圖設(shè)計(jì)
21. 1. 1 引言
21. 1. 2 CMOS版圖的層
21. 1. 3 CMOS版圖與閂鎖現(xiàn)象
21. 1. 4 CMOS中的電阻
21. 1. 5 CMOS電路中的電容器
21. 1. 6 CMOS中的二極管和雙極型三極管
21. 1. 7 模擬技術(shù)中CMOS布局特殊性
21. 1. 8 襯底耦合
21. 2 標(biāo)準(zhǔn)單元布局
21. 2. 1 引言
21. 2. 2 標(biāo)準(zhǔn)單元的抽象
21. 2. 3 平面圖
21. 2. 4 布局
21. 2. 5 布線
21. 3 LEF數(shù)據(jù)格式
21. 4 GDSII格式
參考文獻(xiàn)
第22章 幾何形狀的驗(yàn)證
22. 1 引言
22. 2 層的預(yù)加工
22. 2. 1 邏輯連接
22. 2. 2 選擇命令 Select
22. 2. 3 尺寸命令 Sizing
22. 3 設(shè)計(jì)規(guī)則的檢查 DRC
22. 4 線路提取
22. 5 寄生電容和電阻的提取
22. 6 電氣規(guī)則檢查
22. 7 版圖與電路圖的比較檢查
參考文獻(xiàn)
第23章 裝配與封裝技術(shù)
23. 1 電路小片的裝配
23. 1. 1 粘結(jié)裝配
23. 1. 2 通過焊接的裝配
23. 1. 3 低共熔裝配
23. 1. 4 測(cè)量技術(shù)和檢驗(yàn)技術(shù)
23. 2 電氣連接
23. 2. 1 焊絲焊接
23. 2. 2 材料的可焊接性
23. 2. 3 倒裝晶片技術(shù)
23. 2. 4 測(cè)量和檢驗(yàn)技術(shù)
23. 3 封裝技術(shù)
23. 3. 1 金屬封裝
23. 3. 2 陶瓷封裝
23. 3. 3 塑料封裝
23. 3. 4 其他封裝工藝
23. 3. 5 測(cè)量和檢驗(yàn)工藝
23. 3. 6 標(biāo)記和使用
參考文獻(xiàn)
第24章 印制電路板工藝
24. 1 連接技術(shù)的要求
24. 2 印制電路板的制造
24. 3 電路圖像載體的制造：重復(fù)生產(chǎn)技術(shù)的膠片模板
24. 4 鉆孔和仿形銑削
24. 4. 1 鉆孔
24. 4. 2 仿形銑削
24. 5 使用光刻膠平版印刷法實(shí)現(xiàn)圖形轉(zhuǎn)印
24. 6 腐蝕技術(shù)
24. 7 金屬沉積
24. 7. 1 電鍍法金屬沉積
24. 7. 2 無電流金屬沉積
24. 8 其他工序
24. 9 組裝與連接工藝
24. 10 MCM--多芯片模塊
24. 11 展望與趨勢(shì)
參考文獻(xiàn)
第25章 計(jì)算機(jī)支持的電路板設(shè)計(jì)
25. 1 引言
25. 2 設(shè)計(jì)流程
25. 3 電路圖輸入
25. 4 布局
25. 4. 1 預(yù)先的考慮
25. 4. 2 設(shè)計(jì)規(guī)則
25. 4. 3 柵格尺寸
25. 4. 4 電路板的幾何尺寸
25. 4. 5 定位
25. 4. 6 布線
25. 4. 7 反標(biāo)注
25. 4. 8 輸出數(shù)據(jù)
參考文獻(xiàn)
練習(xí)實(shí)例
第26章 EDA練習(xí)
26. 1 系統(tǒng)級(jí)設(shè)計(jì)
26. 2 通過線路圖輸入完成設(shè)計(jì)
26. 3 通過VHDL中高級(jí)語言描述完成設(shè)計(jì)
26. 4 通過仿真來驗(yàn)證
26. 5 在FPGA上綜合和仿真
26. 6 采用ASIC標(biāo)準(zhǔn)單元技術(shù)的綜合程序
26. 7 端口單元電路的補(bǔ)充, 總體設(shè)計(jì)的測(cè)試方案和驗(yàn)證
26. 8 用標(biāo)準(zhǔn)單元設(shè)計(jì)格式的設(shè)計(jì)布局與布線
26. 9 芯片安裝, 印制電路板混合設(shè)計(jì)
參考文獻(xiàn)
附
錄
附錄A 符號(hào)
附錄B VHDL-Syntax
附錄C 包
附錄D EDA行業(yè)的公司和機(jī)構(gòu)
附錄E EDA的相關(guān)標(biāo)準(zhǔn)
附錄F 應(yīng)用符號(hào)
作者介紹