CPU芯片邏輯設計技術

第1章 數(shù)字電路設計基礎
1. 1 布爾代數(shù)
1. 2 邏輯表達式
1. 2. 1 真值表和邏輯化簡
1. 2. 2 與或格式和或與格式
1. 2. 3 帶有使能端的D觸發(fā)器
1. 3 邏輯門實現(xiàn)技術
1. 3. 1 晶體管開關
1. 3. 2 CMOS邏輯門
1. 3. 3 負邏輯系統(tǒng)
1. 4 數(shù)字電路的實現(xiàn)方法
1. 4. 1 標準器件
1. 4. 2 用戶可編程邏輯芯片--PLA, PAL, CPLD和FPGA
1. 4. 3 客戶全定制芯片
1. 4. 4 客戶半定制芯片--標準單元和門陣列
1. 5 數(shù)字電路的開發(fā)過程
1. 6 MAX PLUSⅡ的使用方法
1. 6. 1 邏輯圖輸入
1. 6. 2 編譯
1. 6. 3 功能模擬
1. 6. 4 生成電路的邏輯符號
1. 7 AHDL, Verilog HDL和VHDL舉例
第2章 CPU邏輯電路設計概述
2. 1 二進制數(shù)的大小及計算結果的溢出判斷
2. 2 數(shù)據(jù)在存儲器中的存放和數(shù)據(jù)對齊
2. 3 MIPS指令集簡介
2. 4 CPU邏輯電路設計簡介
2. 4. 1 單周期CPU簡介
2. 4. 2 多周期CPU簡介
2. 4. 3 流水線CPU簡介
2. 5 存儲器管理和TLB設計概述
2. 5. 1 虛擬地址到物理地址的轉(zhuǎn)換
2. 5. 2 快速地址轉(zhuǎn)換表TLB
2. 6 高速緩存Cache設計概述
2. 6. 1 Cache映射
2. 6. 2 Cache行替換
2. 6. 3 寫策略
2. 6. 4 幾種MIPS CPU的Cache構成
2. 7 幾種典型的MIPS CPU
第3章 MIPS指令
3. 1 MIPS寄存器堆
3. 2 指令格式
3. 3 CPU指令
3. 3. 1 計算指令
3. 3. 2 數(shù)據(jù)傳送 load／store 指令
3. 3. 3 轉(zhuǎn)移及分支指令
3. 3. 4 協(xié)處理器指令
3. 3. 5 其他指令
3. 4 小結
第4章 常用電路. 算法及電路實現(xiàn)
4. 1 邏輯運算器
4. 1. 1 邏輯與
4. 1. 2 邏輯或
4. 1. 3 邏輯或非
4. 1. 4 邏輯異或
4. 2 常用電路
4. 2. 1 譯碼器
4. 2. 2 數(shù)據(jù)選擇器
4. 3 加減法器
4. 3. 1 32位加法器
4. 3. 2 32位減法器
4. 3. 3 32位加減法器
4. 4 乘法器
4. 4. 1 32位無符號乘法器
4. 4. 2 32位乘法器
4. 4. 3 乘法并行陣列
4. 4. 4 Booth乘法算法
4. 5 除法器
4. 5. 1 恢復余數(shù)法
4. 5. 2 不恢復余數(shù)法
4. 5. 3 有符號除法器
4. 6 移位器
4. 6. 1 邏輯移位
4. 6. 2 算術移位
4. 6. 3 循環(huán)移位
4. 7 首0／1計數(shù)器
4. 7. 1 首1計數(shù)器
4. 7. 2 首0計數(shù)器
4. 8 比較器
4. 9 ALU設計
4. 10 小結
第5章 單周期CPU設計
5. 1 指令描述
5. 2 設計思路
5. 2. 1 R類型指令
5. 2. 2 I類型指令
5. 2. 3 J類型指令
5. 3 寄存器堆設計
5. 4 單周期CUP詳細邏輯電路設計
5. 4. 1 取指令邏輯
5. 4. 2 指令譯碼邏輯
5. 4. 3 指令執(zhí)行邏輯
5. 4. 4 存儲器訪問邏輯
5. 4. 5 結果寫回邏輯
5. 5 測試波形圖
5. 6 考慮延遲轉(zhuǎn)移的單周期CPU設計
第6章 多周期CPU設計
6. 1 無延遲轉(zhuǎn)移功能的CPU
6. 1. 1 設計思路及數(shù)據(jù)路徑
6. 1. 2 CPU的控制信號
6. 2 帶有延遲轉(zhuǎn)移功能的CPU
6. 2. 1 控制部件設計
6. 2. 2 數(shù)據(jù)路徑設計
6. 2. 3 多周期CPU整體邏輯電路
6. 2. 4 功能模擬波形圖
6. 3 性能分析
6. 4 小結
第7章 系統(tǒng)控制協(xié)處理器的寄存器
7. 1 CPO寄存器
7. 2 CPO寄存器詳細介紹
7. 3 CPO寄存器實現(xiàn)
7. 4 CPO寄存器堆讀寫
7. 5 小結
第8章 存儲管理
8. 1 MIPS虛擬地址空間分配
8. 2 MIPSTLB概述
8. 3 地址轉(zhuǎn)換
8. 3. 1 固定地址轉(zhuǎn)換
8. 3. 2 塊地址轉(zhuǎn)換
8. 3. 3 基于TLB的地址轉(zhuǎn)換
8. 4 TLB實現(xiàn)
8. 4. 1 輸入輸出信號
8. 4. 2 TLB條目實現(xiàn)
8. 4. 3 TLB實現(xiàn)
8. 5 存儲管理實現(xiàn)
8. 5. 1 數(shù)據(jù)虛擬地址轉(zhuǎn)換
8. 5. 2 指令虛擬地址轉(zhuǎn)換
8. 6 小結
第9章 中斷和例外管理
9. 1 中斷
9. 1. 1 Rcset例外. SoftReset例外. NMI例外
9. 1. 2 普通外部中斷
9. 1. 3 中斷處理
9. 2 例外
9. 2. 1 例外向量
9. 2. 2 通用例外處理
9. 2. 3 Reset例外處理
9. 2. 4 Soft Reset例外處理
9. 2. 5 NMI例外
9. 2. 6 MCheck例外
9. 2. 7 TLBRefill例外
9. 2. 8 TLBInvalid例外
9. 2. 9 TLB修改例外
9. 2. 10 整數(shù)溢出例外
9. 2. 11 SystemCall例外
9. 2. 12 Interrupt例外
9. 3 例外處理流程實現(xiàn)
9. 3. 1 例外類型
9. 3. 2 例外處理
9. 4 小結
第10章 流水線CPU設計
10. 1 流水線寄存器
10. 2 流水線CPU的指令相關問題
10. 2. 1 指令相關的類型
10. 2. 2 指令相關的解決方法
10. 3 流水線CPU實現(xiàn)
10. 3. 1 IF階段
10. 3. 2 ID階段
10. 3. 3 EXE階段
10. 3. 4 MEM階段
10. 3. 5 WB階段
10. 4 系統(tǒng)和測試
10. 4. 1 中斷程序
10. 4. 2 測試程序及數(shù)據(jù)
10. 4. 3 測試結果
10. 5 Cache設計
10. 5. 1 Cache的組成結構
10. 5. 2 Cache操作
10. 5. 3 Cache實現(xiàn)
10. 5. 4 帶Cache的流水線CPU設計
10. 5. 5 測試結果
10. 6 小結
參考文獻
索
引
圖索引
表索引