Altera FPGA/CPLD設計（高級篇）

第1章 可編程邏輯設計指導原則 11.1 可編程邏輯基本設計原則 11.1.1 面積和速度的平衡與互換原則 11.1.2 硬件原則 111.1.3 系統(tǒng)原則 131.1.4 同步設計原則 171.2 可編程邏輯常用設計思想與技巧 191.2.1 乒乓操作 191.2.2 串并轉(zhuǎn)換 211.2.3 流水線操作 221.2.4 異步時鐘域數(shù)據(jù)同步 231.3 Altera推薦的Coding Style 271.3.1 Coding Style的含義 271.3.2 結(jié)構(gòu)層次化編碼（Hierarchical Coding） 271.3.3 模塊劃分的技巧（Design Partitioning） 291.3.4 組合邏輯的注意事項 301.3.5 時鐘設計的注意事項 331.3.6 全局異步復位資源 391.3.7 判斷比較語句case和if...else的優(yōu)先級 391.3.8 使用Pipelining技術優(yōu)化時序 401.3.9 模塊復用與Resource Sharing 401.3.10  邏輯復制 421.3.11  香農(nóng)擴展運算 441.3.12  信號敏感表 461.3.13  狀態(tài)機設計的一般原則 471.3.14  Altera Megafunction資源的使用 491.3.15  三態(tài)信號的設計 491.3.16  加法樹的設計 501.4 小結(jié) 521.5 問題與思考 52第2章 Altera器件高級特性與應用 532.1 時鐘管理 532.1.1 時序問題 532.1.2 鎖相環(huán)應用 602.2 片內(nèi)存儲器 692.2.1 RAM的普通用法 692.2.2 RAM用做移位寄存器 732.2.3 RAM實現(xiàn)固定系數(shù)乘法 742.3 數(shù)字信號處理 752.3.1 DSP塊資源 752.3.2 工具支持 792.3.3 典型應用 792.4 片外高速存儲器 802.4.1 存儲器簡介 802.4.2 ZBT SRAM接口設計 832.4.3 DDR SDRAM接口設計 852.4.4 QDR SRAM接口設計 992.4.5 DDR2、QDR II和RLDRAM II 1002.4.6 軟件支持和應用實例 1002.5 高速差分接口和DPA 1022.5.1 高速差分接口的需求 1022.5.2 器件的專用資源 1022.5.3 動態(tài)相位調(diào)整電路（DPA） 1092.5.4 軟件支持和應用實例 1122.6 高速串行收發(fā)器 1152.7 小結(jié) 1172.8 問題與思考 117第3章 LogicLock設計方法 1193.1 LogicLock設計方法簡介 1193.1.1 LogicLock設計方法的目標 1203.1.2 LogicLock設計流程 1223.1.3 LogicLock設計方法支持的器件族 1223.2 LogicLock區(qū)域 1223.2.1 Region的類型與常用屬性值 1233.2.2 Region的創(chuàng)建方法 1243.2.3 Region的層次結(jié)構(gòu) 1293.2.4 指定Region的邏輯內(nèi)容 1303.3 LogicLock的約束注意事項 1323.3.1 約束優(yōu)先級 1323.3.2 規(guī)劃LogicLock區(qū)域 1333.3.3 向LogicLock區(qū)域中布置器件特性 1333.3.4 虛擬引腳（Virtual Pins） 1343.4 反標注布線信息 1353.4.1 導出反標注布線信息 1363.4.2 導入反標注布線信息 1383.5 LogicLock設計方法支持的Tcl Scripts 1383.6 Quartus II基于模塊化的設計流程 1393.7 小結(jié) 1493.8 問題與思考 149第4章 時序約束與時序分析 1514.1 時序約束與時序分析基礎 1514.1.1 周期與最高頻率 1524.1.2 利用Quartus II工具分析設計 1544.1.3 時鐘建立時間 1574.1.4 時鐘保持時間 1584.1.5 時鐘輸出延時 1584.1.6 引腳到引腳的延遲 1594.1.7 Slack 1594.1.8 時鐘偏斜 1604.1.9 Quartus II 時序分析工具和優(yōu)化向?qū)?nbsp;1604.2 設置時序約束的常用方法 1614.2.1 指定全局時序約束 1624.2.2 指定個別時鐘約束 1664.3 高級時序分析 1744.3.1 時鐘偏斜 1744.3.2 多時鐘域 1764.3.3 多周期約束 1764.3.4 偽路徑 1834.3.5 修正保持時間違例 1854.3.6 異步時鐘域時序分析 1864.4 最小化時序分析 1874.5 使用Tcl工具進行高級時序分析 1884.6 小結(jié) 1894.7 問題與思考 189第5章 設計優(yōu)化 1915.1 解讀設計 1915.1.1 內(nèi)部時鐘域 1925.1.2 多周期路徑和偽路徑 1935.1.3 I/O接口的時序要求 1945.1.4 平衡資源的使用 1945.2 設計優(yōu)化的基本流程和首次編譯 1955.2.1 設計優(yōu)化基本流程 1955.2.2 首次編譯的約束和設置 1965.2.3 查看編譯報告 1985.3 資源利用優(yōu)化 2005.3.1 設計代碼優(yōu)化 2015.3.2 資源重新分配 2015.3.3 解決互連資源緊張的問題 2035.3.4 邏輯綜合面積優(yōu)化 2035.3.5 網(wǎng)表面積優(yōu)化 2075.3.6 寄存器打包 2095.3.7 Quartus II中的資源優(yōu)化顧問 2115.4 I/O時序優(yōu)化 2115.4.1 執(zhí)行時序驅(qū)動的編譯 2115.4.2 使用IOE中的觸發(fā)器 2125.4.3 可編程輸入輸出延時 2155.4.4 使用鎖相環(huán)對時鐘移相 2175.4.5 其他I/O時序優(yōu)化方法 2185.5 最高時鐘頻率優(yōu)化 2195.5.1 設計代碼優(yōu)化 2195.5.2 邏輯綜合速度優(yōu)化 2255.5.3 布局布線器設置 2275.5.4 網(wǎng)表優(yōu)化和物理綜合 2285.5.5 使用LogicLock對局部進行優(yōu)化 2335.5.6 位置約束、手動布局和反標注 2345.5.7 Quartus II中的時序優(yōu)化顧問 2355.6 使用DSE工具優(yōu)化設計 2365.6.1 為什么需要DSE 2365.6.2 什么是DSE，如何使用 2365.7 如何減少編譯時間 2385.8 設計優(yōu)化實例 2395.9 小結(jié) 2425.10  問題與思考 243第6章 Altera其他高級工具 2456.1 命令行與Tcl腳本 2456.1.1 命令行腳本 2466.1.2 Tcl腳本 2506.1.3 使用命令行和Tcl腳本 2546.2 HardCopy流程 2556.2.1 結(jié)構(gòu)化ASIC 2556.2.2 HardCopy器件 2586.2.3 HardCopy設計流程 2606.3 基于Nios II處理器的嵌入式系統(tǒng)設計 2636.3.1 Nios II處理器系統(tǒng) 2636.3.2 Avalon交換結(jié)構(gòu) 2666.3.3 使用SOPC Builder構(gòu)建系統(tǒng)硬件 2696.3.4 Nios II IDE集成開發(fā)環(huán)境 2726.3.5 Nios II系統(tǒng)典型應用 2786.4 DSP Builder工具 2816.4.1 DSP Builder設計流程 2816.4.2 與SOPC Builder一起構(gòu)建系統(tǒng) 2846.5 小結(jié) 2856.6 問題與思考 285第7章 FPGA系統(tǒng)級設計技術 2877.1 信號完整性及常用I/O電平標準 2877.1.1 信號完整性 2877.1.2 單端標準 2927.1.3 差分標準 2967.1.4 偽差分標準 2997.1.5 片上終端電阻 2997.2 電源完整性設計 3007.2.1 電源完整性 3007.2.2 同步翻轉(zhuǎn)噪聲 3017.2.3 非理想回路 3047.2.4 低阻抗電源分配系統(tǒng) 3077.3 功耗分析和熱設計 3117.3.1 功耗的挑戰(zhàn) 3117.3.2 FPGA的功耗 3117.3.3 熱設計 3137.4 SERDES與高速系統(tǒng)設計 3157.4.1 SERDES的基本概念 3167.4.2 Altera Stratix GX和Stratix II中SERDES的基本結(jié)構(gòu) 3197.4.3 典型高速系統(tǒng)應用框圖舉例 3247.4.4 高速PCB設計注意事項 3297.5 小結(jié) 3317.6 問題與思考 331附錄  配套光盤使用說明 333