專用集成電路

第1章  ASIC介紹
1.1  ASIC類(lèi)型
1.2  設(shè)計(jì)流程
1.3  舉例分析
1.4  ASIC經(jīng)濟(jì)學(xué)
1.5  ASIC單元庫(kù)
1.6  小結(jié)
1.7  習(xí)題
1.8  參考書(shū)目提要
1.9  參考資料
第2章  CMOS邏輯
2.1  CMOS晶體管
2.2  CMOS工藝
2.3  CMOS設(shè)計(jì)規(guī)則
2.4  組合邏輯單元
2.5  時(shí)序邏輯單元
2.6  數(shù)據(jù)通路邏輯單元
2.7  I/O單元
2.8  單元編譯器
2.9  小結(jié)
2.10  習(xí)題
2.11  參考書(shū)目提要
2.12  參考資料
第3章  ASIC庫(kù)設(shè)計(jì)
3.1  晶體管電阻
3.2  晶體管寄生電容
3.3  邏輯作用力
3.4  庫(kù)單元設(shè)計(jì)
3.5  庫(kù)結(jié)構(gòu)
3.6  門(mén)陣列設(shè)計(jì)
3.7  標(biāo)準(zhǔn)單元設(shè)計(jì)
3.8  數(shù)據(jù)通路單元設(shè)計(jì)
3.9  小結(jié)
3.10  習(xí)題
3.11  參考書(shū)目提要
3.12  參考資料
第4章  可編程ASIC
4.1  反熔絲
4.2  靜態(tài)RAM
4.3  EPROM和EEPROM工藝
4.4  實(shí)際問(wèn)題
4.5  規(guī)范說(shuō)明
4.6  PREP基準(zhǔn)程序
4.7  FPGA經(jīng)濟(jì)學(xué)
4.8  小結(jié)
4.9  習(xí)題
4.10  參考書(shū)目提要
4.11  參考資料
第5章  可編程ASIC邏輯單元
5.1  Actel ACT
5.2  Xilinx LCA
5.3  Altera FLEX
5.4  Altera MAX
5.5  小結(jié)
5.6  習(xí)題
5.7  參考書(shū)目提要
5.8  參考資料
第6章  可編程ASIC I/O單元
6.1  DC輸出
6.2  AC輸出
6.3  DC輸入
6.4  AC輸入
6.5  時(shí)鐘輸入
6.6  電源輸入
6.7  Xilinx I/O功能塊
6.8  其他I/O單元
6.9  小結(jié)
6.10  習(xí)題
6.11  參考書(shū)目提要
6.12  參考資料
第7章  可編程ASIC的互連
7.1  Actel ACT
7.2  Xilinx LCA
7.3  Xilinx EPLD
7.4  Altera MAX 5000和7000
7.5  Altera Max 9000
7.6  Altera FLEX
7.7  小結(jié)
7.8  習(xí)題
7.9  參考書(shū)目提要
7.10  參考資料
第8章  可編程ASIC設(shè)計(jì)軟件
8.1  設(shè)計(jì)系統(tǒng)
8.2  邏輯綜合
8.3  半門(mén)ASIC
8.4  小結(jié)
8.5  習(xí)題
8.6  參考書(shū)目提要
8.7  參考資料
第9章  低層次設(shè)計(jì)輸入
9.1  原理圖輸入
9.2  低層次設(shè)計(jì)語(yǔ)言
9.3  PLA工具
9.4  EDIF
9.5  CFI 設(shè)計(jì)表述
9.6  小結(jié)
9.7  習(xí)題
9.8  參考書(shū)目提要
9.9  參考資料
第10章  VHDL
10.1  計(jì)數(shù)器
10.2  4位乘法器
10.3  VHDL的語(yǔ)法和語(yǔ)義
10.4  標(biāo)識(shí)符與字母符號(hào)
10.5  實(shí)體和結(jié)構(gòu)體
10.6  包和庫(kù)
10.7  接口聲明
10.8  類(lèi)型聲明
10.9  其他聲明
10.10  順序語(yǔ)句
10.11  運(yùn)算符
10.12  算術(shù)運(yùn)算
10.13  并發(fā)語(yǔ)句
10.14  執(zhí)行
10.15  配置和規(guī)范
10.16  一個(gè)引擎控制器
10.17  小結(jié)
10.18  習(xí)題
10.19  參考書(shū)目提要
10.20  參考資料
第11章  Verilog HDL
11.1  計(jì)數(shù)器
11.2  Verilog語(yǔ)言基礎(chǔ)
11.3  運(yùn)算符
11.4  分層
11.5  過(guò)程及賦值
11.6  時(shí)序控制及延遲
11.7  任務(wù)及函數(shù) 
11.8  控制語(yǔ)句
11.9  邏輯門(mén)建模
11.10  延遲建模
11.11  改變參數(shù)
11.12  Viterbi譯碼器
11.13  其他Verilog特性
11.14  小結(jié)
11.15  習(xí)題
11.16  參考書(shū)目提要
11.17  參考文獻(xiàn)
第12章  邏輯綜合
12.1  邏輯綜合舉例
12.2  比較器/MUX
12.3  邏輯綜合器的內(nèi)部
12.4  Viterbi譯碼器綜合
12.5  Verilog與邏輯綜合
12.6  VHDL與邏輯綜合
12.7  有限狀態(tài)機(jī)綜合
12.8  存儲(chǔ)器綜合
12.9  乘法器
12.10  引擎控制器
12.11  性能驅(qū)動(dòng)的綜合
12.12  Viterbi譯碼器的優(yōu)化
12.13  小結(jié)
12.14  習(xí)題
12.15  參考書(shū)目提要
12.16  參考資料
第13章  仿真
13.1  仿真類(lèi)型
13.2  比較器/MUX舉例
13.3  邏輯系統(tǒng)
13.4  邏輯仿真的工作原理
13.5  單元模型
13.6  延遲模型
13.7  靜態(tài)時(shí)序分析
13.8  形式驗(yàn)證
13.9  開(kāi)關(guān)級(jí)仿真
13.10  晶體管級(jí)仿真
13.11  小結(jié)
13.12  習(xí)題
13.13  參考書(shū)目提要
13.14  參考資料
第14章  測(cè)試
14.1  測(cè)試的重要性
14.2  邊界掃描測(cè)試
14.3  故障
14.4  故障模擬
14.5  自動(dòng)測(cè)試圖的生成
14.6  掃描測(cè)試
14.7  內(nèi)建自測(cè)試
14.8  簡(jiǎn)單的測(cè)試?yán)?br />14.9  Viterbi譯碼器舉例
14.10  小結(jié)
14.11  習(xí)題
14.12  參考書(shū)目提要
14.13  參考資料
第15章  ASIC結(jié)構(gòu)
15.1  物理設(shè)計(jì)
15.2  CAD工具
15.3  系統(tǒng)劃分
15.4  評(píng)估ASIC尺寸
15.5  功耗
15.6  FPGA劃分
15.7  劃分方法
15.8  小結(jié)
15.9  習(xí)題
15.10  參考書(shū)目提要
15.11  參考資料
第16章  布圖規(guī)劃和布局
16.1  布圖規(guī)劃
16.2  布局
16.3  物理設(shè)計(jì)流程
16.4  信息格式
16.5  小結(jié)
16.6  習(xí)題
16.7  參考書(shū)目提要
16.8  參考資料
第17章  布線
17.1  全局布線
17.2  詳細(xì)布線
17.3  特殊布線
17.4  電路提取和DRC
17.5  小結(jié)
17.6  習(xí)題
17.7  參考書(shū)目提要
17.8  參考文獻(xiàn)
附錄A  VHDL資源 
附錄B  Verilog HDL 資源
譯后記