VHDL實(shí)用教程

定　價(jià)：￥25.00

作　者：	潘松，王國(guó)棟編著
出版社：	電子科技大學(xué)出版社
叢編項(xiàng)：	EDA 技術(shù)叢書
標(biāo)　簽：	VHDL

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ISBN：	9787810652902	出版時(shí)間：	2000-07-02	包裝：	精裝
開本：	26cm	頁數(shù)：	339	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　《VHDL實(shí)用教程》比較系統(tǒng)地介紹了VHDL的基本語言現(xiàn)象和實(shí)用技術(shù)?！禫HDL實(shí)用教程》以實(shí)用和可操作為基點(diǎn)，簡(jiǎn)潔而又不失完整地介紹了VHDL基于EDA技術(shù)的理論與實(shí)踐方面的知識(shí)。其中包括VHDL語句語法基礎(chǔ)知識(shí)（第1章——第7章）、仿真（第8章），邏輯綜合與編程技術(shù)（第9章）、有限狀態(tài)及其設(shè)計(jì)（第10章）、基于FPGA的數(shù)字濾波器設(shè)計(jì)（第十一章）、多種常用的支持VHDL的EDA軟件使用（第12章）、VHDL數(shù)字系統(tǒng)設(shè)計(jì)實(shí)踐（第13章）和大學(xué)生電子設(shè)計(jì)競(jìng)賽題的VHDL應(yīng)用介紹（第14章）。全書列舉了大量VHDL設(shè)計(jì)示例，其中大部分經(jīng)第12章介紹的VHDL綜合器編譯通過，第13章的程序絕大部分都通過了附錄介紹的EDA實(shí)驗(yàn)系統(tǒng)上的硬件測(cè)試，可直接使用。書中還附有大量程序設(shè)計(jì)和實(shí)驗(yàn)，實(shí)踐方面和習(xí)題?！禫HDL實(shí)用教程》可作為高等院校的電子工程、通信、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用技術(shù)、電子對(duì)抗、儀器儀表、數(shù)字信號(hào)處理、圖像處理等學(xué)科領(lǐng)域和專業(yè)的高年級(jí)本科生或研究生的VHDL或EDA技術(shù)課程的教材及實(shí)驗(yàn)指導(dǎo)，也可作為相關(guān)專業(yè)技術(shù)人員的自學(xué)參考書。

作者簡(jiǎn)介

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圖書目錄

第1章　緒論
1.1　關(guān)于EDA
1.2　關(guān)于VHDL
1.3　關(guān)于自頂向下的系統(tǒng)設(shè)計(jì)方法
1.4　關(guān)于應(yīng)用 VHDL的 EDA過程
1.5　關(guān)于在系統(tǒng)編程技術(shù)
1.6　關(guān)于FPGA／CPLD的優(yōu)勢(shì)
1.7　關(guān)于VHDL的學(xué)習(xí)
第2章　VHDL入門
2.1　用VHDL設(shè)計(jì)多路選擇器和鎖存器
2.2　用VHDL設(shè)計(jì)全加器
第3章　VHDL程序結(jié)構(gòu)
3.1　實(shí)體（ENTITY）
3.2　結(jié)構(gòu)體（ARCHryECTURE）
3.3　塊語句結(jié)構(gòu)（BLOCK）
3.4　進(jìn)程（PROCESS）
3.5　子程序（SUBPROGRAM）
3.5.1　函數(shù)（FUNCTION）
3.5.2　重載函數(shù)（ OVERLOADED FUNCTION）
3.5.3　過程（ PROCEDURE）
3.5.4　重載過程（ OVERLOADED PROCEDURE）
3.6　庫(kù)（LIBRARY）
3.7　程序包（PACKAGE）
3.8　配置（CONFIGURATION）
第4章　VHDL語言要素
4.1　VHDL文字規(guī)則
4.2　VHDL數(shù)據(jù)對(duì)象
4.2.1　變量（VARIABLE）
4.2.2　信號(hào)（SIGNAL）
4.2.3　常數(shù)（CONSTAN）
4.3　VHDL數(shù)據(jù)類型
4.3.1　VHDL的預(yù)定義數(shù)據(jù)類型
4.3.2　IEEE預(yù)定義標(biāo)準(zhǔn)邏輯位與矢量
4.3.3　其它預(yù)定義標(biāo)準(zhǔn)數(shù)據(jù)類型
4.3.4　用戶自定義數(shù)據(jù)類型方式
4.3.5　枚舉類型
4.3.6　整數(shù)類型和實(shí)數(shù)類型
4.3　對(duì)數(shù)組類型
4.3.8　記錄類型
4.3.9　數(shù)據(jù)類型轉(zhuǎn)換
4.4　VHDL操作符
4.4.1　操作符種類
4.4.2　邏輯操作符
4.4.3　關(guān)系操作符
4.4.4　算術(shù)操作符
4.4.5　重載操作符
第5章　VHDL順序語句
5.1　賦值語句
5.1.1　信號(hào)和變量賦值
5.1.2　賦值目標(biāo)
5.2　流程控制語句
5.2.1　IF語句
5.2.2　CASE語句
5.2.3　LOOP語句
5.2.4　NEXT語句
5.2.5　EXIT語句
5.3　WAIT語句
5.4　子程序調(diào)用語句
5.5　返回語句（RETURN）
5.6　空操作語句（NULL）
5.7　其它語句和說明
5.7.1　屬性（AThRIBUTE）描述與定義語句
5.7.2　文本文件操作（TEXTIO）
5.7.3　ASSERT語句
5.7.4　REPORT語句
5.7.5　決斷函數(shù)
第6章　VHDL并行語句
6.1　進(jìn)程語句
6.2　快語句
6.3　并行信號(hào)賦值語句
6.3.1　簡(jiǎn)單信號(hào)賦值語句
6.3.2　條件信號(hào)賦值語句
6.3.3　選擇信號(hào)賦值語句
6.4　并行過程調(diào)用語句
6.5　元件例化語句
6.6　生成語句
第7章　VHDL的描述風(fēng)格
7.1　行為描述
7.2　數(shù)據(jù)流描述
7.3　結(jié)構(gòu)描述
第8章　仿真
8.1　VHDL仿真
8.2　延時(shí)模型
8.2.1　固有延時(shí)
8.2.2　傳輸延時(shí)
8.3　仿真Δ
8.4　仿真激勵(lì)信號(hào)的產(chǎn)生
8.5　VHDL測(cè)試基準(zhǔn)
8.6　VHDL系統(tǒng)級(jí)仿真
第9章　綜合
9.1　VHDL綜合
9.2　有關(guān)可綜合性的考慮
9.3　寄存器引入方法
9.3.1　容易發(fā)生的錯(cuò)誤
9.3.2　常規(guī)寄存器的引入
9.3.3　具有時(shí)鐘門控結(jié)構(gòu)寄存器的引入
9.3.4　同步置位／復(fù)位功能的引入
9.3.5　異步置位／復(fù)位功能的引入
9.4　引入寄存器的有關(guān)技巧
9.5　狀態(tài)機(jī)的VHDL設(shè)計(jì)
9.5.1　一般狀態(tài)機(jī)的VHDL設(shè)計(jì)
9.5.2　摩爾機(jī)與米立機(jī)的VHDL設(shè)計(jì)
9.6　三態(tài)門引入方法
第10章　基本數(shù)字電路VHDL描述
10.1　組合邏輯電路
10.2　時(shí)序邏輯電路
第11章　專用芯片的VHDL設(shè)計(jì)
11.1　GW25B總體設(shè)計(jì)和工作原理
11.2　GW25B的VHDL設(shè)計(jì)
11.3　模塊仿真與總體仿真
11.4　適配與下載
第12章　VHDL設(shè)計(jì)平臺(tái)使用向?qū)?nbsp;
12.1　ispVHDL使用向?qū)?nbsp;
12.1.1　ispLSI系列介紹
12.1.2　ispVHDL設(shè)計(jì)套件介紹
12.1.3　ispVHDL設(shè)計(jì)向?qū)?nbsp;
12.2　Lattice ispEXPERT VHDL使用向?qū)?nbsp;
12.3 Altera MAX＋plus II VHDL使用向?qū)?nbsp;
12.3.1　安裝MAX＋plus II系統(tǒng)
12.3.2　安裝PDF文件閱讀器
12.3.3　VHDL示例設(shè)計(jì)向?qū)?nbsp;
12.3.4　MAX＋plus II與Synplify接口
12.4　Xilinx Foundation VHDL使用向?qū)?nbsp;
12.4.1　Xilinx Foundation安裝
12.4.2　Foundation設(shè)計(jì)流程
12.4.3　VHDL輸入方式設(shè)計(jì)向?qū)?nbsp;
第13章　VHDL設(shè)計(jì)實(shí)踐與實(shí)驗(yàn)
13.1　7段 LED譯碼顯示電路設(shè)計(jì)
13.2　8位加法器設(shè)計(jì)
13.3　8位乘法器
13.4　序列檢測(cè)器設(shè)計(jì)
13.5　正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器設(shè)計(jì)
13.6　?？勺?6位加法計(jì)數(shù)器
13.7　“梁?！睒非葑嚯娐吩O(shè)計(jì)
13.8　數(shù)字頻率計(jì)設(shè)計(jì)
13.9　秒表設(shè)計(jì)
13.10　V9A顯示器彩條信號(hào)發(fā)生器設(shè)計(jì)
13.11　A／D采樣控制器設(shè)計(jì)
13.12　D／A接口電路與波形發(fā)生器設(shè)計(jì),
13.13　MCS-51單片機(jī)與 FPGAICPLD接口邏輯設(shè)計(jì)
13.13.1　總線方式
13.13.2　獨(dú)立方式
13.14　PS／2鍵盤接口邏輯設(shè)計(jì)
第14章　VHDL綜合設(shè)計(jì)實(shí)例
14.1　多功能等精度頻率計(jì)
14.1.1　測(cè)頻原理
14.1.2　測(cè)頻專用模塊工作原理和設(shè)計(jì)
14.1.3　頻率計(jì)功能模塊的VHDL描述
14.1.4　測(cè)頻主系統(tǒng)實(shí)現(xiàn)
14.1.5　專用模塊測(cè)試控制信號(hào)說明
14.2　光柵位移測(cè)試系統(tǒng)
14.2.1　光柵測(cè)量原理簡(jiǎn)介
14.2.2　傳感器接口電設(shè)計(jì)
14.2.3　測(cè)試系統(tǒng) VHDL設(shè)計(jì)
14.2.4　測(cè)試系統(tǒng)特點(diǎn)與改進(jìn)方法
14.3　電火花成型伺服電機(jī)控制系統(tǒng)
14.3.1　系統(tǒng)工作原理
14.3.2　控制邏輯VHDL設(shè)計(jì)
附錄1　EDA教學(xué)實(shí)驗(yàn)系統(tǒng)原理與使用介紹
附錄2　實(shí)驗(yàn)電路結(jié)構(gòu)圖 NO.0～NO.B和 NO.5A／5R／5C
附錄3　GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表
附錄4　常用FPGA／CPLD芯片基本特征和引腳圖
主要參考文獻(xiàn)