挑戰(zhàn)SOC——基于NIOS的SOPC設計與實踐

第1章 緒論
1.1 概述
1.2 本書內容安排
1.3 設計步驟
1.4 支持NIOS CPU的FPGA型號
第2章 SOPC Builder開發(fā)環(huán)境
2.1 創(chuàng)建Quartus II工程
2.2 創(chuàng)建NIOS系統(tǒng)模塊
2.2.1 創(chuàng)建新的.bdf
2.2.2 開始使用SOPC Builder
2.2.3 系統(tǒng)主頻
2.2.4 加入CPU和IP模塊
2.2.5 指定基地址
2.2.6 配置NIOS系統(tǒng)
2.2.7 生成NIOS32并把它加入到設計中
2.2.8 把符號(symbol)加入到BDF文件中
2.2.9 加入引腳和基本單元
2.2.10 命名引腳
2.2.11 進行最后連接
2.3 編譯(Compilation)
2.3.1 創(chuàng)建編譯器設置
2.3.2 指定器件系列(Device Family)與型號
2.3.3 為器件引腳分配信號
2.3.4 確認引腳分配
2.3.5 指定設備與編程設置
2.3.6 指定配置文件類型
2.3.7 編譯用戶設計
2.4 編程(Programming)
2.4.1 配置FPGA
2.4.2 在NIOS系統(tǒng)上運行軟件
第3章 NIOS CPU結構
3.1 NIOS處理器概述
3.1.1 指令總線主端口
3.1.2 數據總線主端口
3.1.3 緩存
3.1.4 移位單元
3.1.5 乘法支持
3.1.6 中斷支持
3.1.7 NIOS片上調試模塊
3.1.8 開發(fā)環(huán)境
3.2 內部寄存器
3.2.1 通用寄存器文件
3.2.2 K寄存器
3.2.3 %r0(%g0)寄存器
3.2.4 程序計數器
3.2.5 控制寄存器
3.3 流水線
3.4 存儲器組織
3.5 尋址方式
3.6 程序流程控制
第4章 Avalon總線規(guī)范
4.1 概述
4.2 術語和概念
4.3 Avalon總線傳輸
4.3.1 主端口接口與從端口接口
4.3.2 Avalon總線時序
4.3.3 Avalon總線信號
4.3.4 并發(fā)多主端口Avalon總線需考慮的事項
4.4 Avalon從端口傳輸
4.4.1 從傳輸的Avalon總線信號
4.4.2 Avalon總線上的從端口讀傳輸
4.4.3 在Avalon總線上的從端口寫傳輸
4.5 Avalon主端口傳輸
4.5.1 主傳輸的Avalon信號
4.5.2 Avalon總線上的基本主端口讀傳輸
4.5.3 Avalon總線上的基本主端口寫傳輸
4.6 高級Avalon總線傳輸
4.6.1 帶延遲的Avalon讀傳輸
4.6.2 流傳輸模式
4.6.3 Avalon總線控制信號
4.7 片外設備與Avalon總線的接口
4.7.1 從傳輸的Avalon三態(tài)信號
4.7.2 無延遲的Avalon三態(tài)從端口讀傳輸
4.7.3 帶固定延遲的Avalon三態(tài)從端口讀傳輸
4.7.4 Avalon三態(tài)從端口寫傳輸
4.8 Avalon總線地址對齊方式
4.8.1 地址對齊概述
4.8.2 為Avalon外設選擇地址對齊參數
4.8.3 靜態(tài)地址對齊
4.8.4 動態(tài)地址對齊
4.9 連接到外部設備
第5章 軟件設計流程和方法
5.1 軟件開發(fā)包
5.1.1 軟件開發(fā)流程
5.1.2 SDK樹目錄簡介
5.1.3 編譯后代碼結構
5.1.4 NIOS庫函數
5.1.5 高級C語言支持
5.2 軟件開發(fā)常用命令
5.2.1 hexout2flash
5.2.2 nios_build
5.2.3 nios_console
5.2.4 nios_convert
5.2.5 nios_debug
5.2.6 nios_run
5.2.7 srec2flash
第6章 外設的組織與使用
6.1 SOPC Builder與PTF文件
6.1.1 SOPC Builder組成
6.1.2 PTF文件的兩種類型
6.1.3 SOPC Builder設計流程
6.2 SOPC Builder的外設
6.2.1 定時器
6.2.2 并行輸入輸出模塊
6.2.3 異步收發(fā)器（UART）
6.2.4 DMA控制器
第7章 中斷處理
7.1 中斷處理過程
7.1.1 異常處理的基礎知識
7.1.2 NIOS中斷處理基礎
7.1.3 NIOS異常處理步驟
7.2 中斷處理的例子：UART收發(fā)程序
7.2.1 在NIOS系統(tǒng)中實現ISR
7.2.2 串口通信基礎
7.2.3 實現NIOS UART ISR
7.2.4 代碼示例
第8章 調試手段
8.1 GERMS監(jiān)控程序
8.1.1 監(jiān)控程序命令
8.1.2 GERMS引導過程
8.1.3 采用GERMS從閃存中引導系統(tǒng)
8.2 FS2公司的System Analyzer
8.2.1 簡介
8.2.2 設置調試器
8.2.3 使用調試器
8.2.4 調試命令列表
8.2.5 OCI調試模塊相關軟件子程序
第9章 高級特性
9.1 用戶自定義指令
9.1.1 用戶自定義指令的概念
9.1.2 硬件接口
9.1.3 軟件接口
9.1.4 加速效果
9.1.5 用戶自定義指令實例
9.2 并發(fā)多主設備總線結構
9.2.1 傳統(tǒng)總線結構
9.2.2 并發(fā)多主設備總線結構
9.3 NIOS嵌入式處理器設計的模擬
9.3.1 軟件配置
9.3.2 模擬設置
9.3.3 使用ModelSim進行模擬
9.3.4 分析模擬結果
9.3.5 增加或刪除波形圖信號
9.3.6 片外存儲器模擬
第10章 新版NIOS II的特點
10.1 簡介
10.2 處理器的實現
10.3 寄存器文件
10.4 算術邏輯單元
10.4.1 未實現的指令
10.4.2 用戶自定義指令
10.5 異常和中斷的控制
10.5.1 異?？刂破?br />10.5.2 集成的中斷控制器
10.6 存儲器與I/O組織
10.6.1 指令和數據總線
10.6.2 緩存
10.6.3 地址映像
10.7 硬件輔助調試模塊
附錄A 匯編指令及偽指令參考
符號說明
32位指令集
IFS和SKPS指令的條件代碼
匯編語言偽指令與宏
附錄B Altera 2003年NIOS嵌入式軟核心處理器設計大賽獲獎單位
一、中國大陸部分
二、中國臺灣地區(qū)