數(shù)字集成電路分析與設計：深亞微米工藝

第1章深亞微米數(shù)字集成電路設計
1.1緒論
1.2集成電路產(chǎn)業(yè)的簡要歷史
1.3數(shù)字邏輯門設計的回顧
1.3.1基本的邏輯函數(shù)
1.3.2邏輯電路的實現(xiàn)
1.3.3噪聲容限的定義
1.3.4瞬態(tài)特性的定義
1.3.5功耗估算
1.4數(shù)字集成電路設計
1.4.1MOS晶體管的結構和工作原理
1.4.2CMOS與NMOS
1.4.3深亞微米互連
1.5數(shù)字電路的計算機輔助設計
1.5.1電路模擬和分析
*1.6面臨的挑戰(zhàn)
1.7小結
1.8參考文獻
1.9習題
第2章MOS晶體管
2.1緒論
2.2MOS晶體管的結構和原理
2.3MOS晶體管的閾值電壓
2.4一次電流-電壓特性
2.5速度飽和公式的來源
2.5.1高電場的影響
2.5.2速度飽和器件的電流公式
*2.6a功率定律模型
2.7閾值傳導
2.8MOS晶體管的電容
2.8.1薄氧化物電容
2.8.2pn結電容
2.8.3覆蓋電容
2.9小結
2.10參考文獻
2.11習題
第3章制造.版圖和模擬
3.1緒論
3.2IC制造工藝
3.2.11C制造工藝概述
3.2.21C光刻工藝
3.2.3晶體管的制造
3.2.4制造連線
3.2.5連線電容和電阻
3.3版圖基礎
3.4電路模擬中MOS晶體管的模型構造
3.4.1SPICE中的MOS模型
3.4.2MOS晶體管的具體說明
3.5SPICEMOSLEVELl器件模型
3.5.1MOSLEVEL1參數(shù)的提取
*3.6BSIM3模型
3.6.1BSIM3中的加載過程
3.6.2短溝道閾值電壓
3.6.3遷移率模型
3.6.4線性區(qū)和飽和區(qū)
3.6.5亞閾值電流
3.6.6電容模型
3.6.7源/漏電阻
*3.7MOS晶體管中的附加效應
3.7.1產(chǎn)品中的參數(shù)變化
3.7.2溫度效應
3.7.3電源變化
3.7.4電壓極限
3.7.5CMOS閂鎖
*3.8絕緣體上的硅工藝
*3.9SPICE模型小結
3.10參考文獻
3.11習題
第4章MOS反相器電路
4.1緒論
4.2電壓傳輸特性
4.3噪聲容限的定義
4.3.1單源噪聲容限(SSNM)
4.3.2多源噪聲容限(MSNM)
4.4電阻負載反相器的設計
4.5NMOS晶體管作為負載器件
4.5.1飽和增強型負載
4.5.2線性增強型負載
4.63互補MOS(CMOS)反相器
4.6.1CMOS反相器的直流分析
4.6.2CMOS反相器的版圖設計
4.7偽NMOS反相器
4.8反相器的尺寸確定
4.9三態(tài)反相器
4.10小結
4.11參考文獻
4.12習題
第5章靜態(tài)MOS門電路
5.1緒論
5.2CMOS門電路
5.2.1基本的CMOS門的尺寸確定
5.2.2扇人和扇出研究
5.2.3CMOS門的電壓傳輸特性
5.3復雜的CMOS門
5.4異或門和同或門
5.5多路選擇器電路
5.6觸發(fā)器和鎖存器
5.6.1基本的雙穩(wěn)態(tài)電路
5.6.2SR鎖存器
5.6.3JK觸發(fā)器
5.6.4主從JK觸發(fā)器
5.6.5邊沿觸發(fā)的JK觸發(fā)器
5.7D觸發(fā)器和D鎖存器
5.8CMOS門電路的功耗
5.8.1動態(tài)(轉換)功耗
5.8.2靜態(tài)(待機)功耗
5.8.3完整的功耗公式
5.9功耗和延遲的折中
5.10小結
5.11參考文獻
5.12習題
第6章高速CMOS邏輯設計
6.1緒論
6.2轉變時間分析
6.2.1再次討論門的尺寸--速度飽和效應
6.3負載電容的詳細計算
6.3.1門扇出電容
6.3.2自身電容計算
6.3.3連線電容
6.4斜波輸人情況下改善延遲計算
6.5針對最佳路徑延遲確定門的尺寸
6.5.1最佳延遲問題
6.5.2反相器鏈延遲最優(yōu)化--F04延遲
6.5.3包含與非門和或非門的路徑優(yōu)化
6.6用邏輯強度優(yōu)化路徑
6.6.1邏輯強度的導出
6.6.2理解邏輯強度
6.6.3分支強度和旁路負載
6.7小結
6.8參考文獻
6.9習題
第7章傳輸門和動態(tài)邏輯設計
7.1緒論
7.2基本概念
7.2.1傳輸管
7.2.2電容饋通
7.2.3電荷共享
7.2.4電荷丟失的其他途徑
7.3CMOS傳輸門邏輯
7.3.1使用CMOS傳輸門的多路器
7.3.2CMOS傳輸門延遲
7.3.3CMOS傳輸門的邏輯強度
7.4動態(tài)D鎖存器和D觸發(fā)器
7.5多米諾邏輯
7.5.1多米諾門的邏輯強度
7.5.2多米諾邏輯的局限性
7.5.3軌(差分)多米諾邏輯
7.5.4自復位電路
7.6小結
7.7參考文獻
7.8習題
第8章半導體存儲器的設計
8.1緒論
8.1.1存儲器結構
8.1.2存儲器類型
8.1.3存儲器時間參數(shù)
8.2MOS譯碼器
8.3靜態(tài)RAM單元設計
8.3.1靜態(tài)存儲器操作
8.3.2讀操作
8.3.3寫操作
8.3.4SRAM單元版圖
8.4SRAM列UO電路
8.4.1列上拉電路
8.4.2列選擇
8.4.3寫電路
8.4.4讀電路
8.5存儲器體系結構
8.6小結
8.7參考文獻
8.8習題
第9章存儲器設計中的其他課題
9.1緒論
*9.2內容尋址存儲器
*9.3現(xiàn)場可編程門陣列
9.4動態(tài)讀瀉存儲器
9.4.1三管動態(tài)單元
9.4.2單管動態(tài)單元
9.4.3動態(tài)RAM的外部特性
9.5只讀存儲器
9.5.1MOSROM單元陣列
9.6EPROM和E2PROM
*9.7Flash存儲器
*9.8FRAM
9.9小結
9.10參考文獻
9.11習題
第10章連線設計
10.1緒論
10.2連線的RC延遲
10.2.1導線電阻
10.2.2艾蒙延遲的計算
10.2.3長導線的RC延遲
10.3超長導線的緩沖器插入
10.4連線的耦合電容
10.4.1耦合電容的構成
10.4.2耦合對延遲的影響
10.4.3電容噪聲或串擾
*10.5連線的電感
*10.6天線效應
10.7小結
10.8參考文獻
10.9習題
第11章電源網(wǎng)格和時鐘設計
11.1緒論
11.2電源分布設計
11.2.11R壓降和Ldi/dt
11.2.2電遷移
11.2.3電源布線要考慮的問題
11.2.4去耦電容設計
11.2.5電源分布設計舉例
11.3時鐘和時序問題
11.3.1時鐘定義和量度
11.3.2時鐘偏斜
11.3.3噪聲對時鐘和觸發(fā)器的影響
11.3.4時鐘的功耗
11.3.51t寸鐘發(fā)生器
11.3.6高性能設計中的時鐘分布
11.3.7時鐘分布網(wǎng)絡舉例
*11.4鎖相環(huán)／鎖延遲環(huán)
11.4.1PLL設計考慮
11.4.2時鐘分布總結
11.5參考文獻
11.6習題
附錄ASPICE的簡要介紹
附錄B極型晶體管和電路