EDA技術(shù)與VHDL（高等學(xué)校電子科學(xué)與工程教材）

目    錄第1章  概述 11.1  電子設(shè)計(jì)自動(dòng)化技術(shù)及其發(fā)展 31.2  電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象 51.3  硬件描述語(yǔ)言 61.3.1  硬件描述語(yǔ)言VHDL 71.3.2  硬件描述語(yǔ)言的綜合 71.3.3  自頂向下設(shè)計(jì)方法 91.3.4  EDA技術(shù)設(shè)計(jì)流程 111.4  EDA技術(shù)的優(yōu)勢(shì) 121.5  面向FPGA的EDA開發(fā)流程 131.5.1  設(shè)計(jì)輸入 131.5.2  HDL綜合 151.5.3  布線布局（適配） 151.5.4  仿真 161.5.5  下載和硬件測(cè)試 161.6  專用集成電路設(shè)計(jì)流程 171.6.1  專用集成電路ASIC設(shè)計(jì)方法 171.6.2  一般設(shè)計(jì)的流程 191.7  面向FPGA的EDA開發(fā)工具 201.7.1  設(shè)計(jì)輸入編輯器 201.7.2  HDL綜合器 211.7.3  仿真器 221.7.4  適配器（布局布線器） 231.7.5  下載器（編程器） 231.8  Quartus II概述 241.9  IP（Intellectual Property）核 251.10  EDA技術(shù)的發(fā)展趨勢(shì) 27習(xí)題 28第2章  PLD硬件特性與編程技術(shù) 292.1  概論 312.1.1  PLD的發(fā)展歷程 312.1.2  PLD的分類 322.2  簡(jiǎn)單PLD原理 332.2.1  電路符號(hào)表示 332.2.2  PROM 342.2.3  PLA 362.2.4  PAL 372.2.5  GAL 382.3  CPLD的結(jié)構(gòu)與工作原理 412.4  FPGA的結(jié)構(gòu)與工作原理 442.4.1  查找表邏輯結(jié)構(gòu) 442.4.2  Cyclone系列器件的結(jié)構(gòu)與原理 452.5  硬件測(cè)試技術(shù) 502.5.1  內(nèi)部邏輯測(cè)試 502.5.2  JTAG邊界掃描測(cè)試 512.5.3  嵌入式邏輯分析儀 542.6  FPGA/CPLD產(chǎn)品概述 542.6.1  Lattice公司的CPLD器件系列 552.6.2  Xilinx公司的FPGA和CPLD器件系列 562.6.3  Altera公司FPGA和CPLD器件系列 582.6.4  Actel公司的FPGA器件 612.6.5  Altera公司的FPGA配置方式與配置器件 622.7  編程與配置 622.7.1  JTAG方式的在系統(tǒng)編程 632.7.2  使用PC并行口配置FPGA 642.7.3  FPGA專用配置器件 662.7.4  使用單片機(jī)配置FPGA 672.7.5  使用CPLD配置FPGA 68習(xí)題 68實(shí)驗(yàn)與設(shè)計(jì) 69第3章  VHDL入門 713.1  簡(jiǎn)單組合電路的VHDL描述 733.1.1  多路選擇器的VHDL描述 733.1.2  相關(guān)語(yǔ)句結(jié)構(gòu)和語(yǔ)法說明 753.2  簡(jiǎn)單時(shí)序電路的VHDL描述 793.2.1  D觸發(fā)器 793.2.2  D觸發(fā)器VHDL描述的語(yǔ)言現(xiàn)象說明 803.2.3  實(shí)現(xiàn)時(shí)序電路的不同表述 843.2.4  異步時(shí)序電路設(shè)計(jì) 863.3  含有層次結(jié)構(gòu)的VHDL描述 873.3.1  半加器描述和CASE語(yǔ)句 873.3.2  半加器描述 893.3.3  全加器描述和例化語(yǔ)句 913.4  計(jì)數(shù)器設(shè)計(jì) 933.4.1  4位加法計(jì)數(shù)器 933.4.2  整數(shù)類型 943.4.3  計(jì)數(shù)器設(shè)計(jì)的另一種表述 953.5  一般加法計(jì)數(shù)器設(shè)計(jì) 973.5.1  相關(guān)語(yǔ)法說明 983.5.2  程序分析 983.5.3  含并行置位的移位寄存器設(shè)計(jì) 1003.6  VHDL語(yǔ)句結(jié)構(gòu)與語(yǔ)法小結(jié) 101習(xí)題 102第4章  Quartus II的HDL輸入設(shè)計(jì) 1054.1  十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程 1074.1.1  建立工作庫(kù)文件夾和編輯設(shè)計(jì)文件 1074.1.2  創(chuàng)建工程 1074.1.3  編譯前設(shè)置 1094.1.4  全程編譯 1114.1.5  時(shí)序仿真 1124.1.6  應(yīng)用RTL電路圖觀察器 1154.2  引腳設(shè)置和下載 1164.2.1  引腳鎖定 1164.2.2  配置文件下載 1184.2.3  編程配置器件 1194.3  SignalTap II實(shí)時(shí)測(cè)試 120習(xí)題 124實(shí)驗(yàn)與設(shè)計(jì) 125第5章  VHDL深入 1295.1  數(shù)據(jù)對(duì)象及其示例說明 1315.1.1  常數(shù) 1315.1.2  變量 1315.1.3  信號(hào) 1325.1.4  進(jìn)程中的信號(hào)與變量賦值 1335.2  雙向和三態(tài)電路信號(hào)賦值例解 1415.2.1  三態(tài)門設(shè)計(jì) 1415.2.2  雙向端口設(shè)計(jì) 1425.2.3  三態(tài)總線電路設(shè)計(jì) 1445.3  IF語(yǔ)句概述 1465.4  進(jìn)程語(yǔ)句歸納 1495.4.1  進(jìn)程語(yǔ)句格式 1495.4.2  PROCESS組成 1505.4.3  進(jìn)程要點(diǎn) 1505.5  并行語(yǔ)句例解 1525.6  仿真延時(shí) 1535.6.1  固有延時(shí)（Inertial Delay） 1545.6.2  傳輸延時(shí)（Transport Delay） 1545.6.3  仿真?（Simulation Delta） 155習(xí)題 155實(shí)驗(yàn)與設(shè)計(jì) 156第6章  圖形設(shè)計(jì)方法 1636.1  設(shè)計(jì)初步 1656.2  應(yīng)用宏模塊的原理圖設(shè)計(jì) 1676.2.1  測(cè)頻計(jì)數(shù)器設(shè)計(jì) 1676.2.2  頻率計(jì)主結(jié)構(gòu)電路設(shè)計(jì) 1686.2.3  時(shí)序控制電路設(shè)計(jì) 1696.2.4  頂層電路設(shè)計(jì) 170習(xí)題 171實(shí)驗(yàn)與設(shè)計(jì) 172第7章  LPM參數(shù)化宏模塊應(yīng)用 1737.1  宏功能模塊概述 1757.1.1  知識(shí)產(chǎn)權(quán)（IP）核的應(yīng)用 1757.1.2  使用MegaWizard Plug-In Manager 1767.1.3  在Quartus II中對(duì)宏功能模塊進(jìn)行例化 1767.2  LPM模塊應(yīng)用實(shí)例 1777.2.1  電路設(shè)計(jì)原理 1777.2.2  定制LPM_ROM初始化數(shù)據(jù)文件 1787.2.3  定制LPM_ROM元件 1807.2.4  完成頂層設(shè)計(jì) 1847.3  在系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫編輯器應(yīng)用 1857.4  編輯SignalTap II的觸發(fā)信號(hào) 1877.5  其他存儲(chǔ)器模塊的定制與應(yīng)用 1887.5.1  RAM定制 1887.5.2  FIFO定制 1897.5.3  基于LPM_ROM的4位乘法器設(shè)計(jì) 1907.6  流水線乘法累加器的混合輸入設(shè)計(jì) 1907.7  LPM嵌入式鎖相環(huán)調(diào)用 1937.7.1  建立嵌入式鎖相環(huán)元件 1937.7.2  測(cè)試鎖相環(huán) 194習(xí)題 195實(shí)驗(yàn)與設(shè)計(jì) 195第8章  有限狀態(tài)機(jī)設(shè)計(jì)技術(shù) 2018.1  VHDL一般狀態(tài)機(jī) 2038.1.1  類型定義語(yǔ)句TYPE 2038.1.2  實(shí)用狀態(tài)機(jī)的優(yōu)勢(shì) 2058.1.3  一般狀態(tài)機(jī)的結(jié)構(gòu) 2068.2  Moore狀態(tài)機(jī)設(shè)計(jì) 2098.2.1  多進(jìn)程狀態(tài)機(jī)設(shè)計(jì) 2098.2.2  單進(jìn)程Moore狀態(tài)機(jī)設(shè)計(jì) 2138.3  Mealy狀態(tài)機(jī)設(shè)計(jì) 2158.4  狀態(tài)機(jī)的狀態(tài)編碼 2188.4.1  狀態(tài)位直接輸出型編碼 2188.4.2  順序編碼 2208.4.3  一位熱碼編碼 2218.5  非法狀態(tài)處理 221習(xí)題 223實(shí)驗(yàn)與設(shè)計(jì) 225第9章  設(shè)計(jì)優(yōu)化和時(shí)序分析 2319.1  資源優(yōu)化 2339.1.1  資源共享 2339.1.2  邏輯優(yōu)化 2359.1.3  串行化 2369.2  速度優(yōu)化 2389.2.1  流水線設(shè)計(jì) 2389.2.2  寄存器配平 2409.2.3  關(guān)鍵路徑法 2419.3 優(yōu)化設(shè)置與時(shí)序分析 2429.3.1  Settings設(shè)置 2429.3.2  HDL版本設(shè)置及Analysis & Synthesis功能 2429.3.3  Analysis & Synthesis的優(yōu)化設(shè)置 2439.3.4  適配器Fitter設(shè)置 2439.3.5  增量布局布線控制設(shè)置 2449.3.6  使用Design Assistant檢查設(shè)計(jì)可靠性 2459.3.7  時(shí)序設(shè)置與分析 2469.3.8  查看時(shí)序分析結(jié)果 2489.3.9  適配優(yōu)化設(shè)置示例 2509.3.10  Slow Slew Rate設(shè)置 2539.3.11  LogicLock優(yōu)化技術(shù) 2539.4  Chip Editor應(yīng)用 2549.4.1  Chip Editor應(yīng)用實(shí)例 2549.4.2  Chip Editor功能說明 2559.4.3  利用Change Manager檢測(cè)底層邏輯 257習(xí)題 259實(shí)驗(yàn)與設(shè)計(jì) 260第10章  VHDL程序結(jié)構(gòu)與規(guī)則 26910.1  VHDL實(shí)體 27110.1.1  實(shí)體語(yǔ)句結(jié)構(gòu) 27110.1.2  參數(shù)傳遞說明語(yǔ)句 27110.1.3  參數(shù)傳遞映射語(yǔ)句 27210.1.4  端口說明語(yǔ)句 27410.2  VHDL結(jié)構(gòu)體 27410.3  VHDL子程序 27510.3.1  VHDL函數(shù) 27510.3.2  VHDL重載函數(shù) 27810.3.3  VHDL轉(zhuǎn)換函數(shù) 28110.3.4  VHDL決斷函數(shù) 28310.3.5  VHDL過程 28310.3.6  VHDL重載過程 28510.4  VHDL庫(kù) 28610.4.1  庫(kù)的種類 28610.4.2  庫(kù)的用法 28710.5  VHDL程序包 28910.6  VHDL配置 29110.7  VHDL文字規(guī)則 29210.7.1  數(shù)字 29210.7.2  字符串 29210.7.3  標(biāo)識(shí)符 29310.7.4  下標(biāo)名 29410.8  VHDL數(shù)據(jù)類型 29410.8.1  預(yù)定義數(shù)據(jù)類型 29510.8.2  IEEE預(yù)定義標(biāo)準(zhǔn)邏輯位與矢量 29710.8.3  其他預(yù)定義標(biāo)準(zhǔn)數(shù)據(jù)類型 29710.8.4  VHDL數(shù)組類型 29810.9  VHDL操作符 30110.9.1  邏輯操作符（Logical Operator） 30110.9.2  關(guān)系操作符（Relational Operator） 30310.9.3  算術(shù)操作符（Arithmetic Operator） 304習(xí)題 307實(shí)驗(yàn)與設(shè)計(jì) 308第11章  VHDL語(yǔ)句 31711.1  順序語(yǔ)句 31911.1.1  賦值語(yǔ)句 31911.1.2  IF語(yǔ)句 31911.1.3  CASE語(yǔ)句 31911.1.4  LOOP語(yǔ)句 32211.1.5  NEXT語(yǔ)句 32311.1.6  EXIT語(yǔ)句 32411.1.7  WAIT語(yǔ)句 32511.1.8  子程序調(diào)用語(yǔ)句 32811.1.9  RETURN語(yǔ)句 33011.1.10  空操作語(yǔ)句 33111.2  并行語(yǔ)句 33111.2.1  并行信號(hào)賦值語(yǔ)句 33211.2.2  塊語(yǔ)句結(jié)構(gòu) 33511.2.3  并行過程調(diào)用語(yǔ)句 33811.2.4  元件例化語(yǔ)句 33911.2.5  生成語(yǔ)句 34011.2.6  REPORT語(yǔ)句 34411.2.7  斷言語(yǔ)句 34511.3  屬性描述與定義語(yǔ)句 347習(xí)題 350實(shí)驗(yàn)與設(shè)計(jì) 352第12章  實(shí)用電路模塊設(shè)計(jì) 35512.1  步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)控制 35712.2  直流電機(jī)的PWM控制 36312.3  VGA彩條信號(hào)顯示控制器設(shè)計(jì) 36512.4  VGA圖像顯示控制器設(shè)計(jì) 37012.5  采用高速A/D的存儲(chǔ)示波器設(shè)計(jì) 37212.6  通用異步收發(fā)器設(shè)計(jì) 37512.7  信號(hào)采集與頻譜分析電路設(shè)計(jì) 38012.8  等精度頻率/相位計(jì)設(shè)計(jì) 38112.8.1  主系統(tǒng)組成 38212.8.2  測(cè)頻原理 38212.8.3  VHDL測(cè)試程序設(shè)計(jì) 38412.8.4  測(cè)試與實(shí)現(xiàn) 38712.8.5  相位測(cè)試 38812.9  DDS設(shè)計(jì) 38912.10  數(shù)字移相信號(hào)發(fā)生器設(shè)計(jì) 39412.11  PS/2鍵盤鼠標(biāo)控制模塊設(shè)計(jì) 39612.12  PS/2與VGA控制顯示模塊設(shè)計(jì) 39712.13  IP核NCO數(shù)控振蕩器使用方法 397習(xí)題 403實(shí)驗(yàn)與設(shè)計(jì) 404第13章  VHDL仿真 40913.1  仿真 41113.2  VHDL源程序仿真 41113.3  仿真激勵(lì)信號(hào)的產(chǎn)生 41413.4  VHDL測(cè)試基準(zhǔn) 41613.5  VHDL系統(tǒng)級(jí)仿真 42013.6  使用ModelSim進(jìn)行VHDL仿真 42113.7  VHDL的RTL表述 42613.7.1  行為描述 42713.7.2  數(shù)據(jù)流描述 42913.7.3  結(jié)構(gòu)描述 429附錄 431一、實(shí)驗(yàn)電路結(jié)構(gòu)圖 435二、GW48 EDA系統(tǒng)實(shí)驗(yàn)信號(hào)名與芯片引腳對(duì)照表 437參考文獻(xiàn) 440