VHDL語言100例詳解

　　本書通過100個實例，詳細介紹硬件描述語言VHDL的各種語法現(xiàn)象及其在專用集成電路（ASIC）設(shè)計描述中的使用方法。書后附有光盤，其中包括北京理工大學(xué)ASIC研究所自行研制的有自主版權(quán)的Talent高層次自動設(shè)計系統(tǒng)的多媒體演示軟件和VHDL模擬器（學(xué)習(xí)版）及100例的描述與模擬測試向量文件，讀者可直接在微機上運行這些模擬題目，借以更深入地掌握VHDL語言及其使用方法。本書的突出特點是實用性強，理論聯(lián)系實際，是ASIC設(shè)計者難得的一本VHDL語言設(shè)計工具書。本書適合于從事數(shù)字系統(tǒng)／ASIC自動設(shè)計的研究、開發(fā)人員參考，也適合于尚未掌握VHDL語言但已熟悉高級程序設(shè)計語言（如C語言或ADA語言）的讀者學(xué)習(xí) VHDL語言，也可以作為高等學(xué)校計算機、自動控制、信息處理、電子工程和通信等專業(yè)的研究生及高年級本科生的教學(xué)參考書。

　　I.ASIC設(shè)計面臨嚴峻的挑戰(zhàn)人類即將邁進21世紀，半導(dǎo)體器件制造技術(shù)高度微細化在迅猛發(fā)展。原計劃1998年實現(xiàn)0.25微米技術(shù)的生產(chǎn)，已于1997年提前實現(xiàn)；而預(yù)計2001年能實現(xiàn)的0.18微米技術(shù)的生產(chǎn)，有跡象表明今年（1999年）即可實現(xiàn)。這使得芯片的設(shè)計產(chǎn)生重大變化，設(shè)計制造集成度在1000萬門以上的ASIC芯片成為可能。人們渴望已久的、在單塊芯片上實現(xiàn)一個系統(tǒng)的全部功能，即系統(tǒng)級芯片（SystemLevelIC，簡稱SLIC;或System-on-Chip，簡稱SoC）的設(shè)計與制造正在或已經(jīng)成為現(xiàn)實。邁進21世紀，網(wǎng)絡(luò)與通信技術(shù)、多媒體技術(shù)以及新型體系結(jié)構(gòu)的計算機設(shè)計，隨時都在向SoC的設(shè)計與制造提出新的嚴峻挑戰(zhàn)。系統(tǒng)級芯片設(shè)計是電子信息整機和集成電路產(chǎn)品設(shè)計相結(jié)合的最完美體現(xiàn)。開展系統(tǒng)級芯片設(shè)計工作有利于擺脫電子信息產(chǎn)品設(shè)計與集成電路電路芯片設(shè)計相脫節(jié)的局面，不但能取得重大經(jīng)濟效益，而且能夠加快我們民族電子產(chǎn)品，特別是整機產(chǎn)品的發(fā)展步伐。邁進21世紀，制造技術(shù)與產(chǎn)品設(shè)計的需求都向集成電路設(shè)計業(yè)提出更嚴峻的挑戰(zhàn)。要求設(shè)計行業(yè)能更快更好地設(shè)計出性能更優(yōu)良、功能更完美、更復(fù)雜的ASIC產(chǎn)品。這迫使我們必須研究新的設(shè)計策略、設(shè)計方法和設(shè)計工具。在策略上最重要的是設(shè)計重用（reuse）。集成電路產(chǎn)品的集成度，目前仍然保持每18個月增長一倍的發(fā)展速度（摩爾定律），而產(chǎn)品的生命周期卻日趨縮短，因此迫切要求提高ASIC芯片的設(shè)計速度。其中最重要的是盡可能重復(fù)運用已有的設(shè)計成果，采用具有知識產(chǎn)權(quán)的功能單元塊（稱IP）。因此，必須重視IP的開發(fā)和重用。在設(shè)計方法方面是要研究在更高的層次上運用設(shè)計自動化（EDA）工具進行設(shè)計的方法。目前我國ASIC設(shè)計業(yè)的基本狀況是芯片設(shè)計開發(fā)工作嚴重滯后于電子產(chǎn)品發(fā)展的需求，滯后于芯片生產(chǎn)線的吞吐能力。并且設(shè)計和投產(chǎn)的ASIC產(chǎn)品門類單一，品種太少，性能較低。要改變這種狀況，急需提高設(shè)計能力。除了加強技術(shù)人才培養(yǎng)和設(shè)計隊伍建設(shè)外，最有效的方法之一是要大力發(fā)展高層次VHDL/Verilog自動設(shè)計技術(shù)。II．硬件描述語言VHDL的出現(xiàn)與發(fā)展狀況硬件描述語言（HDL，HardwareDescriptionLanguage）至今約有40年的歷史，現(xiàn)已成功地應(yīng)用于ASIC自動設(shè)計的模擬驗證和綜合優(yōu)化等方面。其最大特點是借鑒高級程序設(shè)計語言的功能特性對電路的行為與結(jié)構(gòu)進行高度抽象化、規(guī)范化的形式描述，并對設(shè)計進行不同層次、不同領(lǐng)域的模擬驗證與綜合優(yōu)化等處理，使設(shè)計過程達到高度自動化。至80年代末，硬件描述語言的發(fā)展趨勢進入多領(lǐng)域、多層次并且迫切要求標準化和集成化。最終，只有VHDL和Verilog適應(yīng)了這種發(fā)展趨勢，先后成為IEEE制定的硬件描述語言的工業(yè)標準。VHDL語言的全稱是"超高速集成電路硬件描述語言"（VHSICHardwareDescriptionLanguage）。VHDL的結(jié)構(gòu)和方法受到ADA語言的影響，并吸收了其他硬件描述語言的某些優(yōu)點。1986年3月，IEEE開始致力于VHDL的標準化工作，為此，成立了審查和完善VHDL的標準化小組。美國空軍全力支持這項工作，并與Intermetrics簽訂發(fā)展VHDL（IEEE-1076）的支撐軟件合同。1987年12月IEEE推出IEEEStd1076-1987。VHDL語言成為IEEE的標準后，很快在世界各地得到廣泛應(yīng)用，逐漸成為數(shù)字系統(tǒng)/ASIC設(shè)計中的主要硬件描述語言。1995年中國國家技術(shù)監(jiān)督局組織編撰并出版《CAD通用技術(shù)規(guī)范》，推薦VHDL語言作為我國電子設(shè)計自動化硬件描述語言的國家標準。為了增強VHDL語言的描述能力，方便設(shè)計應(yīng)用，IEEE在廣泛征求各方面意見的基礎(chǔ)上，對IEEEStd1076-1987標準進行了修改和擴充。修訂版于1993年4月成為美國國家標準局（ANSI）標準，并于同年9月被IEEE認可為標準，即IEEEStd1076-1993。新版本提供了共享變量（sharedVariable）、組（group）、層次化路徑名（hierarchicalpathName）、異族模塊（foreignModel）、簽名（signature）等描述機制，增加了一些邏輯和移位操作，修訂了87版中語法的不一致性。此外，IEEE為了促進VHDL的應(yīng)用還成立了專門機構(gòu)VASG（VHDLAnalysisandStandardsGroup），下設(shè)多個專題組進行有關(guān)VHDL子標準的建立工作，如VHDL綜合包標準工作組（1076.3），ASIC建模標準工作組（1076.4）、綜合互操作性工作組（1076.6）等，并已經(jīng)制訂了一系列VHDL的子標準，如VHDL模型的標準多值邏輯系統(tǒng)IEEE1164（Std-Logic包），VITAL（VHDLInitiativeTowardsASICLibraries）等。這些標準的建立使得不同EDA工具間可以通過VHDL進行各種設(shè)計信息的數(shù)據(jù)交換，無疑將推動VHDL的更廣泛的應(yīng)用。Ⅲ.VHDL語言的特點VHDL是一種獨立于實現(xiàn)技術(shù)的語言，它不受某一特定工藝的束縛，允許設(shè)計者在其使用范圍內(nèi)選擇工藝和方法。為了適應(yīng)未來的數(shù)字硬件技術(shù)，VHDL還提供了將新技術(shù)引入現(xiàn)有設(shè)計的潛力。VHDL語言的最大特點是描述能力極強，覆蓋了邏輯設(shè)計的諸多領(lǐng)域和層次，并支持眾多的硬件模型。具體而言，VHDL較其他的硬件描述語言有如下優(yōu)越之處：1.支持從系統(tǒng)級到門級電路的描述，同時也支持多層次的混合描述；描述形式可以是結(jié)構(gòu)描述，也可以是行為描述，或者二者兼而有之。2.既支持自底向上（bottom-up）的設(shè)計，也支持自頂向下（top-down）的設(shè)計；既支持模塊化設(shè)計，也支持層次化設(shè)計；支持大規(guī)模設(shè)計的分解和設(shè)計重用。3.既支持同步電路，也支持異步電路；既支持同步方式，也支持異步方式。4.支持傳輸延遲，也支持慣性延遲，可以更準確地建立復(fù)雜的電路硬件模型。5.數(shù)據(jù)類型豐富，既支持預(yù)定義的數(shù)據(jù)類型，又支持自定義的數(shù)據(jù)類型；VHDL是強類型語言，設(shè)計電路安全性好。6.支持過程與函數(shù)的概念，有助于設(shè)計者組織描述，對行為功能進一步分類。7.提供了將獨立的工藝集中于一個設(shè)計包的方法，便于作為標準的設(shè)計文檔保存，也便于設(shè)計資源的重用。8.VHDL語言的類屬提供了向設(shè)計實體傳送環(huán)境信息的能力。9.VHDL語言的斷言語句可用來描述設(shè)計本身的約束信息，支持設(shè)計直接在描述中書寫錯誤條件和特殊約束，不僅便于模擬調(diào)試，而且為綜合化簡提供了重要信息。Ⅳ.VHDL語言高級綜合由于VHDL是標準的硬件描述語言，因此國際上越來越多的高級綜合系統(tǒng)都以VHDL作為設(shè)計輸入。但是VHDL語言的本質(zhì)是基于模擬而非綜合的，其豐富的語法成份和描述機制無法且沒有必要都進行綜合。要實現(xiàn)VHDL綜合系統(tǒng)，首先需確立VHDL的可綜合子集。國際上對VHDL可綜合子集的確立進行了許多研究，取得了一些有意義的結(jié)果，但并沒有形成統(tǒng)一的標準。為了滿足開發(fā)綜合系統(tǒng)的需要，IEEE正積極著手VHDL可綜合子集的標準化工作，并推出了征求意見的草案，目前國內(nèi)可查到的最新版本是IEEE1076.6/D2.0。Ⅴ.VHDL語言混級模合擬1.硬件結(jié)構(gòu)特性的體現(xiàn)：元件、信號與進程VHDL具有許多與數(shù)字硬件結(jié)構(gòu)直接相關(guān)的概念，其中最主要的是元件，它是數(shù)字硬件結(jié)構(gòu)"未知方框"的抽象。VHDL中，元件由實體與結(jié)構(gòu)體兩個概念共同描述，其中實體描述元件與外部環(huán)境的接口，其功能及結(jié)構(gòu)是完全隱蔽的。實體的功能定義在稱為結(jié)構(gòu)體的單元中，而結(jié)構(gòu)體規(guī)定設(shè)計實體輸入/輸出之間的關(guān)系。一個實體可存在多個對應(yīng)的結(jié)構(gòu)體，即可分別以行為、結(jié)構(gòu)、數(shù)據(jù)流及各種方式混合的描述手段實現(xiàn)。元件的存在使VHDL脫離普通程序語言的范疇，成為描述數(shù)字電路的專用硬件設(shè)計語言。VHDL中的信號概念是數(shù)字電路中連線的抽象，它是各元件、各進程之間通信的數(shù)據(jù)通路。VHDL中的信號的狀態(tài)可影響與信號相關(guān)的進程的運行，體現(xiàn)數(shù)字系統(tǒng)各單元的輸入及輸出的關(guān)系。VHDL中的進程完成電路行為的描述，由一系列順序語句組成，是VHDL設(shè)計中進行功能描述的基本單元。由于進程的執(zhí)行是并發(fā)的，因此在VHDL中引入delta延遲概念，用于表示時間上無窮小的模擬步，是VHDL中模擬進程同步機制的關(guān)鍵。一個模擬時刻包括若干delta延遲，所有進程均可能在特定條件下，在同一時刻的任一delta延遲點上激活。設(shè)計者的設(shè)計意圖有時希望忽略在delta延遲點上的變化，著重于計算一個模擬時刻結(jié)束時的穩(wěn)定狀態(tài)，因此VHDL'93引進延遲進程的概念。此類進程只在某一時刻的最后一個delta延遲時激活，這樣可降低處理頻度，尤其是當用于時序檢查方面時。例如對于信號賦值語句S1信號S1并不是立即得到所賦的信號A的值，而是必須經(jīng)歷delta延遲之后，S1才更新為信號A的值。delta延遲在模擬中由兩階段模擬算法實現(xiàn)。而對于包含以上信號賦值語句的進程，在一個模擬周期內(nèi)可能頻繁激活。有時設(shè)計者希望忽略這些延遲激活，因而引進延遲進程概念免除不必要的delta延遲處理。因此，包含上述信號賦值語句的延遲進程將僅在滿足激活條件時刻的最后一個delta延遲（即一時刻的穩(wěn)定階段）激活，激活頻度將會大大降低。延遲進程與非延遲進程的區(qū)別在于進程掛起等待之后的喚醒執(zhí)行的時間不同。進程的激活要素包括三方面：一是敏感信號集，其次是激活條件，再次是等待時間。這些條件相互制約，當激活要素滿足時，進程在指定時刻立即激活，所謂指定時刻可細化到某一delta延遲時刻。若是延遲進程，則激活推遲到當前模擬時刻的最后一個delta延遲時刻（即某一周期的穩(wěn)定狀態(tài)），且如果在最后一個delta時刻，有多個激活的延遲進程，則這些進程是執(zhí)行順序相關(guān)的。2.傳輸延遲、慣性延遲與閾值VHDL'87標準為信號傳輸?shù)难舆t提供兩種延遲模式：傳輸延遲和慣性延遲。其中傳輸延遲相應(yīng)于輸入波形沒有變化的傳輸，即任何寬度的脈沖均被傳送，無濾除處理，類似電流通過電線上的延遲。而慣性延遲模式，寬度小于慣性延遲的脈沖均被濾除。這種延遲模式體現(xiàn)了開關(guān)電路的特性，如果脈沖的寬度小于開關(guān)電路的轉(zhuǎn)換時間，或小于指定的脈寬，則不能傳播。為了便于明確地定義最小脈寬限制，VHDL'93引入閾值（reject）的概念。3.硬件的并發(fā)性模擬VHDL的并發(fā)性體現(xiàn)在兩個方面，首先使用VHDL進行數(shù)字電路設(shè)計時存在并發(fā)性，即VHDL支持設(shè)計分解，可使被分解的各子部分的設(shè)計并行完成。其次，模型的設(shè)計主要由三部分組成：定義實體：確立模型與環(huán)境的接口；定義結(jié)構(gòu)體：完成模型的功能描述；定義測試部分：為模型生成測試向量，并捕獲模型輸出信號狀態(tài)以供分析。下面，通過模型的實際設(shè)計過程加以說明。首先，在系統(tǒng)分析階段，系統(tǒng)分析者可將設(shè)計對象分為若干獨立的子元件，交給若干設(shè)計小組實現(xiàn)。系統(tǒng)分析者嚴格定義元件接口，并將元件之間的相互作用以文檔形式提供給各設(shè)計小組。然后，各設(shè)計小組可獨立并行地對子元件進行詳細設(shè)計，并對子元件進行模擬驗證，確保正確性。最終，系統(tǒng)設(shè)計者集成各子元件形成完整的設(shè)計，對整個設(shè)計進行模擬驗證。設(shè)計的并發(fā)性可大大加快整體設(shè)計進程和提高設(shè)計質(zhì)量。其次，VHDL之所以稱為硬件描述語言，很重要的一點是因為它在模擬執(zhí)行上具有并發(fā)性，這點很適于描述電路活動的并發(fā)性特點，是其他程序設(shè)計語言所不具備的。VHDL中的進程類似于UNIX操作系統(tǒng)中的進程，它們的掛起、活動均是獨立的。并發(fā)性使得VHDL的設(shè)計模擬可在并行機上進行，這樣大大提高了模擬效率，是解決模擬時間瓶頸的方法之一。4.混合級描述及混合級模擬VHDL的描述范圍覆蓋系統(tǒng)級、算法級、寄存器傳輸級、邏輯電路級，具有連續(xù)性和完整性。VHDL的結(jié)構(gòu)描述方式和行為描述方式有機結(jié)合，各描述層次之間彼此銜接，協(xié)調(diào)一致。目前，較常用的大規(guī)模集成電路的設(shè)計方法包括基于標準單元庫的自底向上的設(shè)計方法和自頂向下便于早期優(yōu)化的Top-Down設(shè)計方法，以及自底向上和自頂向下相結(jié)合的設(shè)計方法。由于設(shè)計規(guī)模日益增大，設(shè)計復(fù)雜度急劇增加，傳統(tǒng)的設(shè)計起點偏重低層的方法，會因設(shè)計規(guī)模的龐大增加很大的工作量。因此提高設(shè)計層次，注重早期優(yōu)化，是現(xiàn)行較好的設(shè)計方式。目前，設(shè)計對象整體的設(shè)計過程經(jīng)歷多個層次。首先，在較高的抽象層次，進行前期的概念設(shè)計，優(yōu)化設(shè)計模型；然后經(jīng)由高級綜合工具綜合，產(chǎn)生寄存器傳輸級網(wǎng)表；最后經(jīng)低層次綜合工具，形成最終的設(shè)計結(jié)果。因此，由于存在多層次設(shè)計，就需要多個層次上的模擬，VHDL模擬器可完成混合級模擬，可為各個層次的硬件設(shè)計提供有效模擬，反映設(shè)計意圖，供設(shè)計者調(diào)試其設(shè)計。是適應(yīng)當前電路設(shè)計的最佳選擇之一。Ⅵ.VHDL語言高級綜合系統(tǒng)Talent以硬件描述語言（VHDL/Verilog）高級綜合為核心的高層次設(shè)計（HLD）方法正日益成為EDA的主流。但由于HLD跨越設(shè)計的多個層次與領(lǐng)域，完成整個流程涉及多種關(guān)鍵技術(shù)，如硬件描述語言可視化輸入與編譯、模擬與驗證、綜合（行為級、RTL、邏輯級）與工藝映射等，因此國際上只有少數(shù)幾家EDA公司掌握了HLD的核心方法，所推出的相應(yīng)的EDA工具也都價格昂貴。為了打破國外的技術(shù)壟斷，推出具有獨立知識產(chǎn)權(quán)的高層次EDA工具，為國內(nèi)的集成電路設(shè)計業(yè)服務(wù)，北京理工大學(xué)ASIC研究所于"八五"期間進行了VHDL語言高級綜合的研究，完成了原型的VHDL高級綜合及混合級模擬系統(tǒng)HLS/BIT，并在"九五"期間開展了相應(yīng)的實用化工作，研制面向?qū)嵱玫膶Ｓ眉呻娐犯邔哟巫詣釉O(shè)計系統(tǒng)（命名為Talent）。Talent的系統(tǒng)目標是利用硬件描述語言VHDL進行數(shù)字系統(tǒng)設(shè)計的高層次行為功能描述，并通過綜合將設(shè)計描述自動轉(zhuǎn)換為低層次的設(shè)計實現(xiàn)，從而實現(xiàn)設(shè)計過程的高度自動化。其特點是基于硬件描述語言，以高級綜合為核心，從高層次進行電路的自頂向下設(shè)計。其主要功能包括VHDL的編輯、編譯、模擬驗證，設(shè)計的自動綜合與工藝映射，邏輯圖自動生成等。其系統(tǒng)結(jié)構(gòu)如圖0.1所示，從圖中可以看出，Talent可分為設(shè)計輸入、設(shè)計綜合及設(shè)計驗證三大部分。其設(shè)計過程如下。1．利用VHDL對設(shè)計進行功能和算法描述通過Talent系統(tǒng)中VHDL智能編輯器可以方便地進行設(shè)計描述的錄入和編輯，它針對VHDL語言的特點特別提供了標識符自動記憶、單詞聯(lián)想及VHDL固定語法結(jié)構(gòu)聯(lián)想式輸入等功能。須注意進行設(shè)計描述時應(yīng)根據(jù)Talent系統(tǒng)所確立的綜合子集，使用綜合所能接受的語法現(xiàn)象和描述方式。2．對VHDL設(shè)計描述進行編譯Talent系統(tǒng)的VHDL編譯器支持VHDL87/93全集，以語法分析器為核心，采取語法制導(dǎo)、分別編譯（按次序編譯）、一次掃描等技術(shù)，使系統(tǒng)具有很好的實用性。3．通過綜合自動生成與工藝無關(guān)的RTL設(shè)計實現(xiàn)綜合又可分為數(shù)據(jù)流綜合與控制流綜合兩部分，前者自動生成電路的數(shù)據(jù)通道部分并提取相應(yīng)的控制信息，后者將所提取的控制信息通過時序邏輯綜合及組合邏輯綜合完成控制器的綜合。其中數(shù)據(jù)流綜合子系統(tǒng)完成高級綜合的任務(wù)，是整個系統(tǒng)的核心。4．通過工藝映射與工藝無關(guān)的綜合結(jié)果轉(zhuǎn)換為與工藝相關(guān)的設(shè)計結(jié)構(gòu)綜合結(jié)果的RTL網(wǎng)表與工藝無關(guān)，當ASIC投片制造時可根據(jù)特定的目標工藝，通過工藝映射將綜合結(jié)果轉(zhuǎn)換成工藝廠商所接收的設(shè)計格式。Talent工藝映射子系統(tǒng)中提出了兩級RTL映射策略，即RTL工藝無關(guān)的映射與工藝相關(guān)的映射，并采取了知識制導(dǎo)的工藝映射方法。目前通過工藝映射，Talent系統(tǒng)已實現(xiàn)與幾種現(xiàn)場可編程器件開發(fā)系統(tǒng)的聯(lián)結(jié)，并生成實際的器件，借以完成器件實現(xiàn)電路的仿真。5．在設(shè)計的各個階段利用VHDL模擬進行設(shè)計的模擬驗證Talent系統(tǒng)的VHDL混合級模擬器（Vsim/Talent）全面支持VHDL87和VHDL93，并提供了強大的調(diào)試功能。其模擬核心采用事件驅(qū)動算法，對于同步電路設(shè)計采用基于周期的算法。模擬核心采用層次模擬，保留設(shè)計原型的元件之間的互連及嵌套關(guān)系，便于加載完善、靈活的調(diào)試系統(tǒng)，進行調(diào)試定位，信息查找和運行控制，符合設(shè)計者的思維習(xí)慣。6．利用邏輯圖自動生成工具直觀地觀察設(shè)計結(jié)果邏輯圖自動生成工具將綜合及工藝映射的結(jié)果分頁自動生成邏輯圖，并作為設(shè)計文檔保存。其成圖迅速，布局美觀，走線均勻合理，合乎人的閱讀習(xí)慣，并具有友好的用戶界面及縮放、滾動等完善的編輯功能。圖0.1？Talent系統(tǒng)結(jié)構(gòu)圖Ⅶ.VHDL語言100例的選取與本書的撰寫目標與其他以VHDL為輸入的EDA軟件一樣，Talent自動設(shè)計系統(tǒng)與設(shè)計者的通信界面（工具）是VHDL語言。應(yīng)用該系統(tǒng)完成ASIC設(shè)計的至關(guān)重要的前題是，設(shè)計者必須熟練掌握VHDL語言，必須能夠運用VHDL語言對所要設(shè)計的ASIC完成其行為功能或結(jié)構(gòu)的描述。VHDL語言規(guī)模很大，語法現(xiàn)象十分復(fù)雜。經(jīng)驗表明，一個初學(xué)者要想達到能得心應(yīng)手地描述出一個有一定規(guī)模的ASIC芯片的程度，總需要一個學(xué)習(xí)和實踐的過程。特別是對某些規(guī)模較大有實用意義的設(shè)計題目的描述，上機模擬和結(jié)果分析是一個相當枯燥艱難的歷程。本書的撰寫恰是為縮短這一進程，為讀者提供一個VHDL語言學(xué)習(xí)和借鑒的捷徑。本書選取的100個例題全部在Talent系統(tǒng)上通過編譯和模擬。其中許多題目曾用于調(diào)試和測試Talent系統(tǒng)。這些題目大致可分為4類。首先選擇組成數(shù)字系統(tǒng)/ASIC的某些基本單元，如加（減）法器、乘（除）法器、比較器、選擇器、寄存器等（第1~8例）。通過對這些單元電路的行為功能描述，闡明VHDL語言設(shè)計實體說明、結(jié)構(gòu)體描述、并發(fā)進程語句與激活條件、順序語句、變量與信號、位向量、延遲以及重載等VHDL語言的基本概念和描述方法。即使沒學(xué)過硬件描述語言的人，只要有高級程序設(shè)計語言（如C語言或ADA語言）的基本知識，也可借助這些題目的詳解掌握VHDL語言。其次選擇的一批例題是為了拓寬討論VHDL語言的一些更為重要而復(fù)雜的語法現(xiàn)象。特別是對一些較難理解的語法問題和使用技巧，則通過反復(fù)舉例進行充分解釋。例如數(shù)據(jù)類型、函數(shù)及七值邏輯問題（第9~18例），死鎖與振蕩（第20~23例），分辨函數(shù)、分辨信號與屬性（第24~29例），進程（第30~33例），類屬（第40，41，46例）以及延遲分析（第48~51例）等都有重點地列舉若干例題進行深入淺出的討論。隨后開始觸及某些單元電路的應(yīng)用，例如各種功能的寄存／計數(shù)器（第52~56例），譯碼器（第57~59例），基本計算電路（第60~63例）及有限狀態(tài)自動機（第64和65例）等等。通過這些舉例讀者可進一步深入而全面地理解和掌握前述語法現(xiàn)象的使用方法。最后給出某些有一定實用意義的舉例。如DSP（第66和67例），整機性的設(shè)計舉例（第68~77、90~93例），四位微處理器芯片Am2901和Am2910（第78~89例）以及流水線結(jié)構(gòu)的RISC機（第94~100例）。這些舉例具有典型性和實用性。它們的VHDL描述較長，語法結(jié)構(gòu)也相對復(fù)雜。讀者需熟悉它們的組成原理和體系結(jié)構(gòu)后，再來分析相應(yīng)的VHDL源描述。弄清楚這些描述，非常有利于您用VHDL進行ASIC設(shè)計工作。附錄Ⅰ中的100例內(nèi)容一覽表，摘要給出每一例涵蓋的基本語法內(nèi)容，可供讀者迅速查尋所需要參考的題目。為了使讀者準確掌握與理解VHDL語言的用語，附錄Ⅱ特地給出VHDL語言專用術(shù)語的中英文對照表。書后所附光盤給出Talent系統(tǒng)的多媒體演示系統(tǒng)、100例描述和模擬測試向量的全部有關(guān)文件，以及Talent系統(tǒng)VHDL模擬器（學(xué)習(xí)版本），讀者可在熟讀附錄Ⅲ的Vsim/Talent使用方法后，到微機上直接運行這些模擬文件，借以更深入地掌握有關(guān)的內(nèi)容。劉明業(yè)教授主持本書稿的撰寫，并最后統(tǒng)稿全書。參加撰寫工作的有石峰副教授/博士、韓曙副教授、張東曉博士、袁媛、陳東瑛、劉沁楠、吳清平、刁嵐松、王作建、李春、李杰、謝巍、張儉鋒等13位同志。葉梅龍教授精心審閱了本書各例的初稿，并進行了修改，使全書撰寫格式和措辭用語等趨于統(tǒng)一和規(guī)范，同時歸納出書后附錄Ⅰ的一覽表。袁媛為本書稿的校對、改錯和部分錄入工作付出了大量艱辛的勞動。本書的素材是作者們多年從事科研開發(fā)工作的積累。他們的工作長期以來得到國家"八五""九五"科技攻關(guān)項目、國防微電子技術(shù)預(yù)研項目、國家自然科學(xué)基金項目以及國家教委博士點建設(shè)基金項目的支持。對上述有關(guān)部委、國防科工委、電科院、北京華大集成電路設(shè)計中心、兵科院及北京理工大學(xué)的各級領(lǐng)導(dǎo)、師長和朋友的長期關(guān)懷、指導(dǎo)和幫助，作者在此謹致以誠摯的謝意。限于我們的工作實踐和認識水平，書中難免存在缺點、疏忽甚至錯誤。懇切希望廣大讀者批評指正。