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當(dāng)前位置：首頁出版圖書科學(xué)技術(shù)計(jì)算機(jī)/網(wǎng)絡(luò)軟件與程序設(shè)計(jì)其他編程語言/工具可編程邏輯器件原理、開發(fā)與應(yīng)用（第二版）

可編程邏輯器件原理、開發(fā)與應(yīng)用（第二版）

定　價(jià)：￥28.00

作　者：	趙曙光等編著
出版社：	西安電子科技大學(xué)出版社
叢編項(xiàng)：	21世紀(jì)高等學(xué)校電子信息類系列教材
標(biāo)　簽：	暫缺

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ISBN：	9787560609003	出版時(shí)間：	2001-04-01	包裝：	膠版紙
開本：	26cm	頁數(shù)：	340	字?jǐn)?shù)：

內(nèi)容簡介

　　本書內(nèi)容包括：可編程邏輯器件的主要分類和工作原理，可編程邏輯器件的一般設(shè)計(jì)流程；Altera公司可編程邏輯器件的產(chǎn)品要構(gòu)成與典型器件；開發(fā)工具M(jìn)AX+PLUSII使用詳解；Vantis公司可編程邏輯器件的特點(diǎn)與典型器件；開發(fā)工具DesignDirect的使用；硬件描述語言VHDL要點(diǎn)與實(shí)例。本書注重基礎(chǔ)，取材新穎，深入淺出，方便實(shí)用，既可供電子類各專業(yè)本科生、研究生作為教材使用，也可作為相關(guān)專業(yè)工程技術(shù)人員的自學(xué)參考書。

作者簡介

暫缺《可編程邏輯器件原理、開發(fā)與應(yīng)用（第二版）》作者簡介

圖書目錄

第1章  可編程邏輯器件的基本原理
     第1章  可編程邏輯器件和EDA技術(shù)發(fā)展概況
     1. 1. 1  可編程邏輯器件的發(fā)展概況
     1. 1. 2  EDA技術(shù)發(fā)展概況
     1. 2  可編程邏輯器件的分類
     1. 2. 1  按集成密度分類
     1. 2. 2  按編程方式分類
     1. 2. 3  按結(jié)構(gòu)特點(diǎn)分類
     1. 3  陣列型可編程邏輯器件
     1. 3. 1  簡單PLD的基本結(jié)構(gòu)
     1. 3. 2  EPLD和CPLD的基本結(jié)構(gòu)
     1. 4  現(xiàn)場(chǎng)可編程門陣列(FPGA)
     1. 4. 1  FPGA的分類
     1. 4. 2  FPGA的基本結(jié)構(gòu)
     第2章  可編程邏輯器件的設(shè)計(jì)
     2. l  可編程邏輯器件的設(shè)計(jì)流程
     2. 1. 1  設(shè)計(jì)準(zhǔn)備
     2. 1. 2  設(shè)計(jì)輸入
     2. 1. 3  設(shè)計(jì)處理
     2. 1. 4  設(shè)計(jì)校驗(yàn)
     2. 1. 5  器件編程
     2. 2  在系統(tǒng)可編程技術(shù)
     2. 2. 1  在系統(tǒng)編程的基本原理
     2. 2. 2  在系統(tǒng)編程方法
     2. 2. 3  在系統(tǒng)編程技術(shù)的優(yōu)越性
     2. 3  邊界掃描技術(shù)
     第3章　Altera可編程邏輯器件
     3. 1  綜述
     3. 1. 1  Altera 可編程邏輯器件
     3. 1. 2　Altera器件系列
     3. 2  MAX 7000系列器件
     3. 2. 1  MAX 7000器件性能特點(diǎn)
     3. 2. 2  MAX 7000S/E器件結(jié)構(gòu)
     3. 2. 3  MAX 7000器件特性設(shè)定
     3. 2. 4  MAX 7000器件編程測(cè)試
     3. 2. 5  MAX 7000S/E器件定時(shí)模型
     3. 3  FLEX 10K系列器件
     3. 3. 1  FLEX 10K器件性能特點(diǎn)
     3. 3. 2  FLEX l0K器件結(jié)構(gòu)
     3. 3. 3  FLEX 10K器件特性設(shè)定
     3. 3. 4  FLEX l0K器件配置與測(cè)試
     3. 3. 5  FLEX 10K器件定時(shí)模型
     3. 4  APEX 20K系列器件
     3. 4. 1  APEX 20K器件性能特點(diǎn)
     3. 4. 2  APEX 20K器件結(jié)構(gòu)
     3. 4. 3  APEX 20K系列器件的嵌入式系統(tǒng)塊
     3. 4. 4  APEX 20K器件I／O結(jié)構(gòu)
     3. 4. 5  APEX 20K器件的配置與測(cè)試
     3. 4. 6  APEX 20K器件定時(shí)模型
     第4章  Altera可編程邏輯器件開發(fā)軟件
     4. 1  綜述
     4. 2  MAX十PLUS II基本操作
     4. 2. 1  設(shè)計(jì)環(huán)境與設(shè)計(jì)方法
     4. 2. 2  設(shè)計(jì)輸入
     4. 2. 3  設(shè)計(jì)項(xiàng)目的處理
     4. 2. 4  設(shè)計(jì)項(xiàng)目的驗(yàn)證
     4. 2. 5  器件編程
     4. 3  進(jìn)一步掌握MAX十PLUS II
     4. 3. 1  使用MAX十PLUS II符號(hào)庫
     4. 3. 2  創(chuàng)建用戶符號(hào)庫
     4. 3. 3  使用波形編輯器設(shè)計(jì)項(xiàng)目
     4. 3. 4  編譯控制
     4. 3. 5  器件編程與配置
     4. 4  AHDL硬件描述語言
     4. 4. 1  AHDL簡介
     4. 4. 2  使用AHDL
     4. 5  應(yīng)用示例
     4. 5. 1  簡易頻率計(jì)
     4. 5. 2  八音電子琴
     4. 5. 3  簡易樂曲自動(dòng)演奏器
     第5章  MACH系列CPLD結(jié)構(gòu)與原理
     5. 1  Vantis公司及其PLD產(chǎn)品簡介
     5. 2  MACH器件產(chǎn)品系列
     5. 3  MACH器件的特點(diǎn)
     5. 4  MACH 1. 2系列器件的結(jié)構(gòu)與配置
     5. 4. 1  MACH 1. 2系列器件的內(nèi)部結(jié)構(gòu)
     5. 4. 2  MACH 1. 2系列器件的功能配置
     5. 5  MACH 4系列器件的結(jié)構(gòu)與配置
     5. 5. 1  MACH 4系列器件的內(nèi)部結(jié)構(gòu)
     5. 5. 2  MACH 4系列器件的功能配置
     5. 6  MACH 5系列器件的結(jié)構(gòu)與配置
     5. 6. 1  MACH 5系列器件的內(nèi)部結(jié)構(gòu)
     5. 6. 2  MACH 5系列器件的功能配置
     第6章  使用DesignDirect軟件開發(fā)MACH器件
     6. 1  DesignDirect軟件簡介
     6. 1. 1  概述
     6. 1. 2  安裝
     6. 1. 3  設(shè)計(jì)流程
     6. 2  項(xiàng)目管理
     6. 2. 1  使用項(xiàng)目管理器
     6. 2. 2  使用層次化導(dǎo)引器
     6. 3  ABEL—HDL設(shè)計(jì)與輸入
     6. 3. 1  ABEL—HDL描述的基本結(jié)構(gòu)
     6. 3. 2  ABEL—HDL的語法要點(diǎn)
     6. 3. 3  常用的ABEL—HDL語句
     6. 3. 4  常用的邏輯描述方法與實(shí)例
     6. 3. 5  測(cè)試向量的編寫要點(diǎn)
     6. 3. 6  文本形式的設(shè)計(jì)輸入
     6. 4  原理圖輸入與EDIF網(wǎng)表導(dǎo)入
     6. 4. 1  原理圖的構(gòu)成要素
     6. 4. 2  使用原理圖編輯器
     6. 4. 3  導(dǎo)入EDIF網(wǎng)表
     6. 4. 4  使用符號(hào)編輯器
     6. 4. 5  使用庫管理器
     6. 5  編譯
     6. 5. 1  編譯處理的流程
     6. 5. 2  與編譯處理有關(guān)的選項(xiàng)
     6. 5. 3  編譯源文件
     6. 6  方程式仿真
     6. 6. 1  方程式仿真的流程
     6. 6. 2  進(jìn)行方程式仿真
     6. 6. 3  波形瀏覽器
     6. 7  設(shè)計(jì)適配與優(yōu)化
     6. 7. 1  執(zhí)行適配
     6. 7. 2  查看和使用適配的結(jié)果
     6. 7. 3  設(shè)計(jì)優(yōu)化方法
     6. 8  靜態(tài)時(shí)序分析
     6. 8. 1  性能分析器概述
     6. 8. 2  執(zhí)行靜態(tài)時(shí)序分析
     6. 9  基于硬件描述語言的仿真與綜合
     6. 9. 1  Vista版DD軟件的設(shè)計(jì)流程
     6. 9. 2  RTL級(jí)的功能仿真
     6. 9. 3  綜合
     6. 9. 4  使用DD軟件進(jìn)行映射
     6. 9. 5  時(shí)序仿真
     6. 10  器件編程
     6. 10. 1  在系統(tǒng)編程中的硬件連接
     6. 10. 2  VantisPRO軟件的使用要點(diǎn)
     第7章  硬件描述語言VHDL初步
     7. 1  概述
     7. 2  VHDL設(shè)計(jì)文件的基本結(jié)構(gòu)
     7. 2. 1  初識(shí)VHDL
     7. 2. 2  實(shí)體和結(jié)構(gòu)體
     7. 2. 3  配置
     7. 2. 4  程序包和庫
     7. 3  對(duì)象. 類型和屬性
     7. 3. 1  對(duì)象
     7. 3. 2  數(shù)據(jù)類型
     7. 3. 3  VHDL的屬性
     7. 4  VHDL的功能描述方法
     7. 4. 1  并行描述語句
     7. 4. 2  順序描述語句
     7. 5  VHDL的結(jié)構(gòu)描述方法
     7. 6  過程和函數(shù)
     7. 7  常用單元電路的設(shè)計(jì)實(shí)例
     7. 7. 1  組合電路
     7. 7. 2  時(shí)序電路
     附錄  ISPB—99系列CPLD實(shí)驗(yàn)套件簡介
     參考文獻(xiàn)