數(shù)字電路與邏輯設(shè)計(jì)（第四版）

第0章緒論
0.1數(shù)字技術(shù)發(fā)展史
0.2脈沖信號(hào)與數(shù)字信號(hào)
0.3數(shù)制與數(shù)制轉(zhuǎn)換
0.4算術(shù)運(yùn)算與邏輯運(yùn)算
第1章邏輯函數(shù)
1.1邏輯函數(shù)
1.1.1基本邏輯運(yùn)算
1.1.2邏輯函數(shù)的基本定理
1.1.3邏輯函數(shù)的基本運(yùn)算規(guī)則
1.2邏輯函數(shù)的標(biāo)準(zhǔn)型
1.2.1邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式
1.2.2將邏輯函數(shù)變換為標(biāo)準(zhǔn)型
1.3幾種常用的復(fù)合邏輯及其邏輯門(mén)
1.3.13種基本邏輯門(mén)
1.3.2常用的復(fù)合邏輯及其邏輯門(mén)
1.3.3正邏輯與負(fù)邏輯
1.4邏輯函數(shù)的簡(jiǎn)化
1.4.1邏輯代數(shù)簡(jiǎn)化法
1.4.2卡諾圖簡(jiǎn)化法
1.5卡諾圖的其他應(yīng)用
1.6多輸出函數(shù)的簡(jiǎn)化
小結(jié)
思考題和習(xí)題
第2章集成邏輯門(mén)
2.1數(shù)字集成電路概述
2.2晶體二極管和三極管的開(kāi)關(guān)特性
2.2.1晶體二極管的開(kāi)關(guān)特性
2.2.2晶體三極管的開(kāi)關(guān)特性
2.3TTL邏輯門(mén)
2.3.1淺飽和型TTL與非門(mén)
2.3.2TTL與非門(mén)的性能指標(biāo)
2.3.3其他系列TTL與非門(mén)
2.3.4集電極開(kāi)路與非門(mén)(OC門(mén))
2.3.5三態(tài)TTL與非門(mén)(TSL)
2.4射極耦合邏輯門(mén)(ECL)
2.4.1ECL反相器
2.4.2ECL或／或非門(mén)
2.5MOS邏輯門(mén)
2.5.1MOS管
2.5.2MOS管的靜態(tài)特性
2.5.3NMOS邏輯門(mén)
2.6CMOS邏輯門(mén)
2.6.1CMOS反相器
2.6.2CMOS邏輯門(mén)
2.6.3其他系列CMOS門(mén)
2.6.4CMOS邏輯門(mén)的性能指標(biāo)
2.6.5CMOS門(mén)使用中的幾個(gè)問(wèn)題
2.7集成邏輯門(mén)使用中的幾個(gè)問(wèn)題
小結(jié)
思考題和習(xí)題
第3章組合邏輯電路
3.1組合邏輯電路的設(shè)計(jì)
3.1.1提供原.反變量輸入條件的組合電路設(shè)計(jì)
3.1.2提供原變量輸入條件的組合電路設(shè)計(jì)
3.1.3多端輸出組合電路的設(shè)計(jì)
3.2組合邏輯電路的分析
3.3編碼與編碼器
3.3.l編碼
3.3.2編碼器
3.4譯碼與譯碼器
3.4.1譯碼器的設(shè)計(jì)
3.4.2中規(guī)模集成通用譯碼器
3.4.3碼制轉(zhuǎn)換譯碼器
3.4.4中規(guī)模集成數(shù)字顯示譯碼器
3.5二進(jìn)制運(yùn)算電路
3.5.1半加器
3.5.2全加器
3.5.3中規(guī)模集成4位加法器
3.5.4數(shù)值比較器
3.6數(shù)據(jù)選擇器
3.6.1數(shù)據(jù)選擇器的類型及主要性能
3.6.2用數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路
3.7數(shù)據(jù)分配器
3.8奇偶產(chǎn)生器／檢驗(yàn)器
3.8.1奇偶產(chǎn)生器／檢驗(yàn)器的設(shè)計(jì)
3.8.2中規(guī)模集成奇偶產(chǎn)生器／檢驗(yàn)器
3.9組合邏輯電路中的冒險(xiǎn)現(xiàn)象
3.9.1組合電路中的競(jìng)爭(zhēng)與冒險(xiǎn)
3.9.2邏輯冒險(xiǎn)的檢查和消除
3.9.3功能冒險(xiǎn)的消除
小結(jié)
思考題和習(xí)題
第4章集成觸發(fā)器
4.1RS觸發(fā)器
4.1.1基本RS觸發(fā)器
4.1.2時(shí)鐘RS觸發(fā)器
4.1.3主從RS觸發(fā)器
4.2主從JK觸發(fā)器
4.3維持阻塞型D觸發(fā)器
4.4T和T'觸發(fā)器
4.4.1T觸發(fā)器
4.4.2T'觸發(fā)器
4.5邊沿型觸發(fā)器
4.5.1TTL邊沿型JK觸發(fā)器
4.5.2CMOS邊沿型D觸發(fā)器
4.5.3CMOS邊沿型JK觸發(fā)器
4.6集成觸發(fā)器使用中的幾個(gè)問(wèn)題
4.6.1集成觸發(fā)器的選用
4.6.2激勵(lì)表的應(yīng)用
4.6.3觸發(fā)器類型轉(zhuǎn)換
4.6.4如何畫(huà)工作波形
小結(jié)
思考題和習(xí)題
第5章時(shí)序邏輯電路
5.1時(shí)序邏輯電路概述
5.2同步時(shí)序電路的設(shè)計(jì)
5.2.1同步時(shí)序電路的設(shè)計(jì)方法
5.2.2擬定原始狀態(tài)表或狀態(tài)圖
5.2.3狀態(tài)簡(jiǎn)化
5.2.4狀態(tài)分配
5.2.5確定激勵(lì)函數(shù)和輸出函數(shù)
5.2.6設(shè)計(jì)舉例
5.3同步時(shí)序電路的分析
5.4寄存器和鎖存器
5.4.1寄存器
5.4.2鎖存器
5.5移位寄存器
5.5.1移位寄存器的設(shè)計(jì)
5.5.2中規(guī)模集成移位寄存器
5.5.3移位寄存器的應(yīng)用
5.6計(jì)數(shù)器
5.6.1計(jì)數(shù)器的功能和分類
5.6.2同步計(jì)數(shù)器
5.6.3異步計(jì)數(shù)器
5.6.4中規(guī)模集成計(jì)數(shù)器
5.6.5采用中規(guī)模集成計(jì)數(shù)器設(shè)計(jì)任意進(jìn)制計(jì)數(shù)器
5.7序列信號(hào)發(fā)生器
小結(jié)
思考題和習(xí)題
第6章硬件描述語(yǔ)言
6.1硬件描述語(yǔ)言概述
6.1.1現(xiàn)代EDA技術(shù)簡(jiǎn)介
6.1.2硬件描述語(yǔ)言及其開(kāi)發(fā)軟件簡(jiǎn)介
6.2ABEL-HDL的基本語(yǔ)法
6.2.1ABEL-HDL的特點(diǎn)
6.2.2ABEL-HDL的語(yǔ)法規(guī)定
6.2.3ABELHDL中對(duì)基本邏輯器件的描述
6.3ABEL-HDL模塊源文件結(jié)構(gòu)
6.3.1ABEL-HDL模塊基本結(jié)構(gòu)框架
6.3.2ABELHDL模塊結(jié)構(gòu)
6.3.3ABEL-HDL中的層次設(shè)計(jì)方法
6.41SPSynario軟件及其使用方法
6.4.1ISPSynario軟件的特點(diǎn)及安裝
6.4.2ISPSynario設(shè)計(jì)起點(diǎn)
6.4.3ISPSynario原理圖設(shè)計(jì)
6.4.4ISPSynarioABEL-HDL設(shè)計(jì)
6.4.5設(shè)計(jì)結(jié)果的測(cè)試與仿真
6.5利用ABEL-HDL源文件描述真值表和邏輯函數(shù)
6.6利用ABEL-HDL源文件描述組合邏輯電路
6.7利用ABEL-HDL源文件描述時(shí)序邏輯電路
小結(jié)
思考題和習(xí)題
第7章半導(dǎo)體存儲(chǔ)器
7.1隨機(jī)存儲(chǔ)器(RAM)
7.1.1RAM的基本結(jié)構(gòu)
7.1.2RAM的典型產(chǎn)品介紹
7.1.3RAM的容量擴(kuò)展
7.2只讀存儲(chǔ)器(ROM)
7.2.1只讀存儲(chǔ)器(ROM)
7.2.2可擦可編只讀存儲(chǔ)器(EPROM)
7.2.3電可擦可編只讀存儲(chǔ)器(E2PROM)
7.2.4快閃只讀存儲(chǔ)器(U盤(pán))
7.2.5ROM的應(yīng)用
7.3雙端口隨機(jī)存儲(chǔ)器(DPRAM)
7.3.1電路結(jié)構(gòu)
7.3.2工作原理
小結(jié)
思考題和習(xí)題
第8章可編程邏輯器件
8.1可編程邏輯器件的結(jié)構(gòu)和分類
8.1.1PLD器件表示方法
8.1.2PLD的基本結(jié)構(gòu)
8.1.3PLD的分類
8.1.4可編程邏輯器件的優(yōu)點(diǎn)
8.2可編程通用陣列邏輯(GAL)
8.2.lGAL器件的電路結(jié)構(gòu)
8.2.2輸出邏輯宏單元(OLMC)的組態(tài)結(jié)構(gòu)
8.2.3編程應(yīng)用中的幾個(gè)技術(shù)問(wèn)題
8.2.4用GAL設(shè)計(jì)邏輯電路
8.3可編程邏輯陣列(PLA)
8.3.1PLA的工作原理
8.3.2用PLA設(shè)計(jì)邏輯電路
8.4復(fù)雜可編程邏輯器件(CPLD)
8.4.1MAX7000S系列CPLD器件
8.4.2ispLSl1032EA器件
8.5現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)
8.5.1FPGA的電路結(jié)構(gòu)
8.5.2FPGA的連接方法
8.5.3FPGA的編程和加載方法
8.6用CPLD.FPGA設(shè)it數(shù)字系統(tǒng)
8.6.1大規(guī)?？删幊踢壿嬈骷脑O(shè)計(jì)流程
8.6.2用CPLD.FPGA設(shè)汁數(shù)字跑表
小結(jié)
思考題和習(xí)題
第9章脈沖單元電路
9.1概述
9.1.1脈沖信號(hào)與脈沖電路
9.1.2脈沖信號(hào)的主要參數(shù)
9.1.3集成運(yùn)算放大器的傳輸特性
9.2施密特觸發(fā)器
9.2.1集成門(mén)構(gòu)成的施密特觸發(fā)器
9.2.2集成運(yùn)放構(gòu)成的施密特觸發(fā)器
9.3單穩(wěn)態(tài)觸發(fā)器
9.3.1集成運(yùn)放構(gòu)成的單穩(wěn)態(tài)觸發(fā)器
9.3.2單片集成單穩(wěn)態(tài)觸發(fā)器
9.3.3單穩(wěn)態(tài)觸發(fā)器的應(yīng)用
9.4多諧振蕩器
9.4.1集成運(yùn)放構(gòu)成的多諧振蕩器
9.4.2施密特觸發(fā)器構(gòu)成的多諧振蕩器
9.4.3單穩(wěn)態(tài)觸發(fā)器構(gòu)成的多諧振蕩器
9.4.4石英晶體振蕩器
9.5555定時(shí)器及其應(yīng)用
9.5.1555定時(shí)器的電路結(jié)構(gòu)與功能
9.5.2用555定時(shí)器構(gòu)成施密特觸發(fā)器
9.5.3用555定時(shí)器構(gòu)成單穩(wěn)態(tài)觸發(fā)器
9.5.4用555定時(shí)器構(gòu)成自激多諧振蕩器
小結(jié)
思考題和習(xí)題
第10章模／數(shù)及數(shù)／模轉(zhuǎn)換技術(shù)
10.1模／數(shù)及數(shù)／模轉(zhuǎn)換技術(shù)概述
10.2數(shù)／模轉(zhuǎn)換器(DAC)
10.2.1DAC的基本原理
10.2.2電壓型DAC
10.2.3電流型DAC
10.2.4中規(guī)模集成DAC
10.2.5DAC的性能指標(biāo)
10.3模／數(shù)轉(zhuǎn)換器(ADC)
10.3.1A／D轉(zhuǎn)換的基本原理
10.3.2直接轉(zhuǎn)換型ADC
10.3.3間接轉(zhuǎn)換型ADC
10.3.4ACD的性能指標(biāo)
10.4集成ADC
小結(jié)
思考題和習(xí)題
附錄一常用邏輯單元圖形符號(hào)對(duì)照表
附錄二本書(shū)中的文字符號(hào)和圖形符號(hào)及其說(shuō)明
附錄三漢英名詞.縮寫(xiě)詞對(duì)照表
參考文獻(xiàn)