Verilog HDL與數(shù)字電路設(shè)計

叢書序
前言
第1章 概述 
 1.1 什么是HDL
 1.2 Verilog HDL概述
 1.3 Verilog HDL與VHDL的比較
 1.4 System 與Verilog
 1.5 小結(jié)
第2章 初識Verilog HDL
 2.1 自頂向下的設(shè)計和自底向上的實現(xiàn)
 2.2 不同抽象級別的Verilog HDL模型
 2.3 描述數(shù)字電路系統(tǒng)的行為
 2.4 設(shè)計數(shù)字電路系統(tǒng)
 2.5 Verilog HDL的基本單元——模塊
 2.6 邏輯功能描述的3種方法
 2.7 塊語句
 2.8 initial語句
 2.9 小結(jié)
第3章 Verilog HDL基本語法
 3.1 詞法約定
 3.2 數(shù)據(jù)類型
 3.3 賦值語句
 3.4 條件結(jié)構(gòu)
 3.5 循環(huán)結(jié)構(gòu)
 3.6 任務(wù)和函數(shù)
 3.7 預(yù)編譯指令
 3.8 小結(jié)
第4章 高級語法
 4.1 Verilog IEEE1364-2001
 4.2 門級建模
 4.3 用戶自定義原語
 4.4 系統(tǒng)任務(wù)和函數(shù)
 4.5 邏輯驗證
 4.6 小結(jié)
第5章 組合邏輯電路
第6章 時序邏輯電路
第7章 有限狀態(tài)機(jī)
第8章 Verilog HDL的綜合
第9章 常用典型模塊的設(shè)計
第10章 SPI總線及設(shè)計
第11章 SDRAM控制器設(shè)計
第12章 開發(fā)工具入門
參考文獻(xiàn)