基于FPGA的系統(tǒng)設(shè)計

定　價：￥36.00

作　者：	（美）沃爾夫（Wolf,W.）著，閆敬文等譯；閆敬文譯
出版社：	機(jī)械工業(yè)出版社
叢編項：	計算機(jī)科學(xué)叢書
標(biāo)　簽：	可編程控制器

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ISBN：	9787111187073	出版時間：	2006-05-01	包裝：	膠版紙
開本：	小16開	頁數(shù)：	275	字?jǐn)?shù)：

內(nèi)容簡介

　　涵蓋FPGA設(shè)計人員應(yīng)該掌握的所有FPGA和VLSI知識本書以VLSI設(shè)計方法系統(tǒng)地講解FPGA系統(tǒng)設(shè)計方面的基本原理，幫助解決應(yīng)用FPGA進(jìn)行大系統(tǒng)設(shè)計時所遇到的問題：如VLSI的制造工藝、VLSI現(xiàn)代設(shè)計方法和FPGA最有價值的特性等。本書實例豐富，淺顯易懂，讀者可結(jié)合實例和附贈光盤中的FPGA設(shè)計工具——XSE，來學(xué)習(xí)和實現(xiàn)基于FPGA的系統(tǒng)設(shè)計。本書內(nèi)容：●VLSI特性如何影響FPGA●基于FPGA的組合邏輯設(shè)計與時序邏輯設(shè)計●傳統(tǒng)的邏輯設(shè)計技術(shù)與基于FPGA的邏輯設(shè)計技術(shù)之間的聯(lián)系●FPGA的構(gòu)造——基本的可編程FPGA的結(jié)構(gòu)●規(guī)定和優(yōu)化邏輯以解決其尺寸、速度和功耗問題●Verilog、VHDL優(yōu)化邏輯和設(shè)計的軟件工具●大型數(shù)字系統(tǒng)的體系結(jié)構(gòu)，包括寄存器傳輸設(shè)計思路●構(gòu)建大型平臺和多FPGA系統(tǒng)●處理設(shè)計中多方面問題的完整的DSP實例研究

作者簡介

　　普林斯頓大學(xué)計算機(jī)科學(xué)系電子工程聯(lián)合學(xué)院教授，研究方向為嵌入式計算系統(tǒng)、多媒體系統(tǒng)、VLSI和計算機(jī)輔助設(shè)計。他是IEEE及ACM會員、IEEE計算機(jī)協(xié)會核心成員。2003年他獲得ASEE／EED及HP Frederick E．Termarl獎項。他的另一本書《嵌入式計算系統(tǒng)設(shè)計原理》也在世界享有盛名。

圖書目錄

譯者序
前言
第1章基于FPGA的系統(tǒng)
1.1 概述
1.2 基本概念
1.2.1 布爾代數(shù)
1.2.2 原理圖與邏輯符號
1.3 數(shù)字設(shè)計和FPGA
1.3.1 FPGA的作用
1.3.2 FPGA的類型
1.3.3 FPGA與定制VLSI的比較
1.4 基于FPGA的系統(tǒng)設(shè)計
1.4.1 目標(biāo)和方法
1.4.2 分級設(shè)計
1.4.3 設(shè)計抽象
1.4.4 方法學(xué)
1.5 小結(jié)
1.6 習(xí)題
第2章 VLSI技術(shù)
2.1 概述
2.2 制造工藝
2.3 半導(dǎo)體特性
2.4 CMOS邏輯門
2.4.1 靜態(tài)互補(bǔ)門
2.4.2 門延遲
2.4.3 功耗
2.4.4 驅(qū)動大負(fù)載
2.4.5 低功耗門
2.4.6 開關(guān)邏輯
2.5 連線
2.5.1 連線的結(jié)構(gòu)
2.5.2 連線的寄生現(xiàn)象
2.5.3 金屬線模型
2.5.4 通過Rc傳輸線的延遲
2.5.5 RC傳輸線中的緩沖器插入
2.5.6 RC線間的串?dāng)_
2.6 寄存器和隨機(jī)存儲器
2.6.1 寄存器的結(jié)構(gòu)
2.6.2 隨機(jī)存儲器
2.7 封裝與焊盤
2.7.1 封裝
2.7.2 焊盤
2.8 小結(jié)
2.9 習(xí)題
第3章 FPGA層構(gòu)
3.1 概述
3.2 FPGA的體系結(jié)構(gòu)
3.3 基于SRAM的FPGA
3.3.1 概述
3.3.2 邏輯器件
3.3.3 互連網(wǎng)絡(luò)
3.3.4 配置
3.4 永久性編程的FPGA
3.4.1 反熔絲
3.4.2 Flash配置
3.4.3 邏輯模塊
3.4.4 互連網(wǎng)絡(luò)
3.4.5 編程
3.5 芯片的I／O
3.6 FPGA層構(gòu)的電路設(shè)計
3.6.1 邏輯器件
3.6.2 互連
3.7 FPGA的層構(gòu)體系
3.7.1 邏輯器件參數(shù)
3.7.2 互連結(jié)構(gòu)
3.7.3 引腳輸出
3.8 小結(jié)
3.9 習(xí)題
第4章組合邏輯
4.1 概述
4.2 邏輯設(shè)計過程
4.3 硬件描述語言
4.3.1 用HDL(硬件描述語言)進(jìn)行建模
4.3.2 Verilog
4.3.3 VHDL
4.4 組合網(wǎng)絡(luò)延遲
4.4.1 延遲描述
4.4.2 門延遲和連線延遲
4,4.3 扇出
4.4.4 路徑延遲
4.4.5 延遲和物理設(shè)計
4.5 功率和能量優(yōu)化
4.6 算術(shù)邏輯
4.6.1 數(shù)字描述
4.6.2 組合移位器
4.6.3 加法器
4.6.4 ALU
4.6.5 乘法器
4.7 FPGA的邏輯實現(xiàn)
4.7.1 句法引導(dǎo)翻譯
4.7.2 用宏來實現(xiàn)邏輯
4.7.3 邏輯綜合
4.7.4 工藝無關(guān)邏輯優(yōu)化
4.7.5 藝相關(guān)邏輯優(yōu)化
4.7.6 FPGA的邏輯綜合
4.8 FPGA的物理設(shè)計
4.8.1 布局
4.8.2 布線
4.9 再次考察邏輯設(shè)計過程
4.10 小結(jié)
4.11 習(xí)題
第5章時序機(jī)
5.1 概述
5.2 時序機(jī)設(shè)計過程
5.3 時序設(shè)計格式
5.3.1 狀態(tài)轉(zhuǎn)換和寄存器傳輸級模型
5.3.2 有限狀態(tài)機(jī)理論
5.3.3 狀態(tài)賦值
5.3.4 Verilog建模風(fēng)格
5.4 時序法則
5.4.1 觸發(fā)器和鎖存器
5.4.2 時序規(guī)則
5.5 性能分析
5.5.1 基于觸發(fā)器系統(tǒng)的性能
5.5.2 基于鎖存器系統(tǒng)的性能
5.5.3 時鐘偏差
5.5.4 調(diào)整
5.6 功率優(yōu)化
5.7 小結(jié)
5.8 習(xí)題
第6章整體結(jié)構(gòu)
6.1 概述
6.2 行為級設(shè)計
6.2.1 數(shù)據(jù)路徑控制器結(jié)構(gòu)
6.2.2 時間調(diào)度和分配
6.2.3 功率
6.2.4 流水線技術(shù)
6.3 設(shè)計方法學(xué)
6.3.1 設(shè)計過程
6.3.2 設(shè)計標(biāo)準(zhǔn)
6.3.3 設(shè)計驗證
6.4 設(shè)計舉例
6.5 小結(jié)
6.6 習(xí)題
第7章大規(guī)模系統(tǒng)
7.1 概述
7.2 總線
7.2.1 協(xié)議和規(guī)范
7.2.2 總線的邏輯設(shè)計
7.2.3 微處理器和系統(tǒng)總線
7.3 FPGA平臺
7.3.1 FPGA平臺的整體結(jié)構(gòu)
7.3.2 串行I／O
7.3.3 存儲器
7.3.4 CPu和嵌入式乘法器
7.4 多FPGA系統(tǒng)
7.4.1 多FPGA系統(tǒng)中的約束
7.4.2 多FPGA之間的連線
7.4.3 多FPGA分割
7.5 新型結(jié)構(gòu)
7.5.1 用FPGA搭建的機(jī)器
7.5.2 可替代的FPGA層構(gòu)
7.6 小結(jié)
7.7 習(xí)題
附錄A 術(shù)語表
附錄B 硬件描述語言
參考文獻(xiàn)