EDA技術與PLD設計

　　內容簡介目錄內容提要本書根據(jù)電子類課程課堂教學和實驗要求，以提高學生的實踐動手能力和工程設計能力為目的，對EDA技術和PLD設計的相關知識進行了系統(tǒng)和全面的介紹。本書內容新穎，技術先進，由淺入深，既有關于EDA技術、大規(guī)?？删幊踢壿嬈骷蚔HDL硬件描述語言的系統(tǒng)介紹，又有豐富的設計應用實例。本書可作為高等院校電子、通信、雷達、計算機應用、工業(yè)自動化、儀器儀表、信號與信息處理等學科本科生或研究生的EDA技術或數(shù)字系統(tǒng)設計課程的教材和實驗指導書，也可作為相關科研人員的技術參考書。 目　錄第1章　EDA技術概述　11.1　EDA技術及其發(fā)展概況　11.2　EDA技術的基本特征和設計工具　31.2.1　EDA技術的基本特征　31.2.2　EDA設計工具　51.2.3　EDA技術的優(yōu)勢　81.3　EDA技術的實現(xiàn)目標和設計流程　91.3.1　EDA技術的實現(xiàn)目標　101.3.2　EDA設計主要流程　111.3.3　數(shù)字集成電路的設計流程　121.3.4　模擬集成電路的設計流程　131.4　硬件描述語言　141.4.1　VHDL　151.4.2　Verilog HDL　151.4.3　ABEL-HDL　161.4.4　Verilog HDL和VHDL的比較　171.5　EDA技術與ASIC設計　181.5.1　ASIC的特點與分類　181.5.2　ASIC的設計方法　191.5.3　IP核復用技術與SOC設計　211.6　EDA技術的發(fā)展趨勢　24習題　26第2章　可編程邏輯器件基礎　272.1　概述　272.1.1　可編程邏輯器件發(fā)展歷程　272.1.2　可編程邏輯器件分類　282.1.3　可編程邏輯器件的優(yōu)勢　312.2　PLD器件的基本結構　312.2.1　基本結構　322.2.2　電路符號　332.2.3　PROM　342.2.4　PLA　352.2.5　PAL　372.2.6　GAL　382.3　CPLD/FPGA的結構特點　392.3.1　Lattice公司的CPLD/FPGA　402.3.2　Xilinx公司的CPLD/FPGA　422.3.3　Altera和Actel公司的CPLD/FPGA　452.4　可編程邏輯器件的基本資源　452.4.1　功能單元　462.4.2　輸入-輸出焊盤　472.4.3　布線資源　472.4.4　片內RAM　502.5　可編程邏輯器件的編程元件　502.5.1　熔絲型開關　512.5.2　反熔絲型開關　512.5.3　浮柵編程元件　522.5.4　基于SRAM的編程元件　552.6　可編程邏輯器件的設計與開發(fā)　552.6.1　CPLD/FPGA設計流程　562.6.2　CPLD/FPGA開發(fā)工具　582.7　可編程邏輯器件的測試技術　612.7.1　邊界掃描測試法概述　612.7.2　JTAG邊界掃描寄存器　622.7.3　JTAG BST的操作控制　64習題　66第3章　Altera的CPLD/FPGA　683.1　概述　683.2　Altera的CPLD結構特點　723.3　Altera的FPGA結構特點　763.3.1　ACEX 1K器件的結構　763.3.2　APEX 20K/20KE器件的結構　833.4　Altera的CPLD/FPGA的配置　943.4.1　ByteBlaster及其使用　943.4.2　CPLD器件的配置　963.4.3　FPGA器件的配置　97習題　102第4章　原理圖輸入設計方式　1034.1　原理圖設計的流程　1034.2　Quartus II原理圖設計　1064.2.1　半加器原理圖輸入　1064.2.2　半加器編譯　1114.2.3　半加器仿真　1134.2.4　全加器設計與仿真　1164.3　MAX+plus II原理圖設計　1184.3.1　原理圖設計輸入　1184.3.2　編譯與手動調整　1234.3.3　仿真與時間特性分析　1274.3.4　編程下載　1314.4　基于LPM宏單元庫的設計　1344.4.1　LPM宏單元庫　1344.4.2　LPM設計舉例　136習題　138第5章　HDL輸入設計方式　1415.1　HDL輸入設計的流程　1415.2　MAX+plus II的VHDL輸入設計　1425.2.1　源文件編輯輸入　1425.2.2　編譯、仿真與測試　1455.2.3　MAX+plus II在Windows 2000上的安裝設置　1515.3　Quartus II的VHDL輸入設計　1515.3.1　創(chuàng)建工程文件　1515.3.2　編譯　1535.3.3　仿真　1555.4　Quartus II設計正弦信號發(fā)生器　1575.4.1　頂層VHDL文件設計　1575.4.2　正弦信號數(shù)據(jù)ROM定制　1615.4.3　仿真與測試　1645.4.4　使用嵌入式邏輯分析儀進行實時測試　1675.5　Synplify Pro的VHDL輸入設計　1705.5.1　用Synplify Pro綜合的過程　1725.5.2　Synplify Pro與MAX+plus II的接口　1765.5.3　Synplify Pro與Quartus II的接口　1775.6　Synplify的VHDL輸入設計　178習題　182第6章　VHDL語言初步　1836.1　VHDL的程序結構　1836.1.1　半加器的VHDL描述　1836.1.2　實體　1846.1.3　結構體　1856.2　VHDL的基本語法　1876.2.1　數(shù)據(jù)對象　1876.2.2　數(shù)據(jù)類型　1896.2.3　VHDL的運算操作符　1906.3　并行賦值語句　1916.3.1　簡單信號賦值語句　1916.3.2　條件信號賦值語句（when-else語句）　1926.3.3　選擇信號賦值語句（with-select語句）　1936.4　進程（process）語句　1936.5　順序賦值語句　1956.5.1　if語句　1956.5.2　case語句　1966.6　VHDL描述組合邏輯電路　1976.6.1　七段顯示譯碼器　1976.6.2　雙向總線　1986.6.3　優(yōu)先編碼器　1996.6.4　8位加法器　2006.7　VHDL描述時序邏輯電路　2016.7.1　觸發(fā)器　2016.7.2　寄存器　2036.7.3　計數(shù)器　2046.7.4　狀態(tài)圖描述　206習題　207第7章　VHDL數(shù)字系統(tǒng)設計方法及舉例　2107.1　結構化設計方法與舉例　2107.1.1　結構化設計方法　2107.1.2　結構化設計舉例：數(shù)字跑表　2137.1.3　結構化設計舉例：數(shù)字頻率計　2207.1.4　結構化設計舉例：音樂演奏電路　2237.2　寄存器傳輸級設計及舉例　2277.2.1　算術狀態(tài)機　2277.2.2　寄存器傳輸級定義　2297.2.3　寄存器傳輸級設計方法　2307.2.4　寄存器傳輸級設計舉例：二進制乘法器　2347.2.5　寄存器傳輸級設計舉例：正負脈寬數(shù)控信號發(fā)生器　2377.2.6　寄存器傳輸級設計舉例：十字路口交通信號控制系統(tǒng)　240習題　243第8章　VHDL在通信系統(tǒng)中的應用實例　2468.1　時鐘匹配隊列　2468.1.1　時鐘匹配隊列原理　2468.1.2　從算法模型到VHDL描述的轉換　2478.2　BCH編碼和譯碼　2508.2.1　BCH編碼原理　2508.2.2　BCH的譯碼　2548.2.3　BCH譯碼的校正子計算實例代碼　2588.3　塊交織和反交織　2678.3.1　交織器基本原理　2678.3.2　塊交織實現(xiàn)原理　2688.3.3　交織/解交織實現(xiàn)代碼　2708.4　卷積編碼和Viterbi譯碼　2778.4.1　卷積編碼原理　2778.4.2　卷積編碼的實現(xiàn)代碼　2788.4.3　Viterbi譯碼的基本原理　2818.4.4　Viterbi譯碼的實現(xiàn)　2828.4.5　Viterbi譯碼實例代碼　285習題　299附錄　EDA實驗系統(tǒng)簡介　300參考文獻　307

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