Digital IC System Design數(shù)字IC系統(tǒng)設(shè)計

第1章 IC系統(tǒng)設(shè)計概述
1.1 IC系統(tǒng)組成概述
1.2 IC系統(tǒng)設(shè)計概述
1.2.1 系統(tǒng)級設(shè)計
1.2.2 電路/邏輯設(shè)計
1.2.3 物理設(shè)計
1.3 IC系統(tǒng)驗證分析概述
1.3.1 仿真
1.3.2 靜態(tài)時序分析
1.3.3 功耗分析
1.3.4 形式驗證
1.3.5 物理驗證（DRC/LVS）
1.3.6 信號完整性分析
1.3.7 基于FPGA的驗證
1.3.8 測試
1.4 IC系統(tǒng)設(shè)計的現(xiàn)狀
第2章 系統(tǒng)設(shè)計——算法與架構(gòu)
2.1 算法設(shè)計
2.1.1 算法設(shè)計基礎(chǔ)
2.1.2 數(shù)字信號處理（DSP）算法綜述
2.1.3 DSP算法的描述
2.2 IC系統(tǒng)架構(gòu)設(shè)計
2.2.1 SOC架構(gòu)
2.2.2 AHB總線
2.3 基于SystemC的IC系統(tǒng)設(shè)計
2.3.1 基于SystemC的設(shè)計流程
2.3.2 SystemC的數(shù)據(jù)類型
2.3.3 SystemC建模基礎(chǔ)
2.3.4 利用SystemC進行系統(tǒng)建模的流程
2.4 系統(tǒng)設(shè)計工具SPW簡介
第3章 數(shù)字IC系統(tǒng)的邏輯設(shè)計——RTL實現(xiàn)
3.1 RTL設(shè)計基礎(chǔ)
3.1.1 同步電路設(shè)計要求
3.1.2 RTL設(shè)計步驟
3.1.3 復(fù)位策略
3.1.4 狀態(tài)機的設(shè)計
3.1.5 多時鐘域的處理
3.1.6 時鐘切換電路
3.2 RTL設(shè)計指南（Verilog）
3.2.1 命名規(guī)則
3.2.2 設(shè)計風(fēng)格
第4章 數(shù)字IC系統(tǒng)邏輯設(shè)計基礎(chǔ)
4.1 數(shù)字IC系統(tǒng)基礎(chǔ)：晶體管、反相器、寄存器
4.1.1 MOS晶體管
4.1.2 反相器
4.1.3 寄存器
4.2 標準單元
4.2.1 標準單元的仿真模型基礎(chǔ)
4.2.2 標準單元的綜合模型基礎(chǔ)
4.2.3 反相器的綜合模型
4.2.4 寄存器的綜合庫模型
4.3 數(shù)據(jù)通路的designware實現(xiàn)
4.3.1 加法器Dw01-add
4.3.2 乘法器Sw02-mult
第5章 IC設(shè)計中的綜合技術(shù)
5.1 邏輯綜合
5.1.1 綜合策略
5.1.2 DC中的重要變量及命令
5.2 物理綜合
第6章 可測性設(shè)計
6.1 可測性設(shè)計綜述
6.1.1 測試儀
6.1.2 故障模型
6.1.3 可測試設(shè)計方法概述
6.1.4 自動測試向量生成
6.2 基于掃描路徑的可測性設(shè)計
6.2.1 掃描鏈基本原理
6.2.2 面向掃描測試的RTL設(shè)計
6.2.3 掃描鏈的綜合
6.3 基于JTAG的可測性設(shè)計
6.3.1 JTAG基礎(chǔ)
6.3.2 邊界掃描的實現(xiàn)
6.4 基于BIST的可測性設(shè)計
6.5 自動測試向量的生成——ATPG
第7章 靜態(tài)時序分析
7.1 靜態(tài)時序分析原理
7.2 靜態(tài)時序分析中時鐘的建模
7.3 靜態(tài)時序分析中的常見問題
7.3.1 多周期路徑的設(shè)置
7.3.2 DFT模式
7.3.3 時鐘門控信號的時序分析
第8章 形式驗證
8.1 等價性驗證基礎(chǔ)
8.2 formality腳本
8.3 verplex腳本
第9章 低功耗設(shè)計與功耗分析
9.1 IC系統(tǒng)中的功耗
9.2 低功耗設(shè)計技術(shù)綜述
9.2.1 系統(tǒng)級的低功耗設(shè)計
9.2.2 RTL級的低功耗設(shè)計
9.2.3 邏輯級的功耗優(yōu)化技術(shù)
9.2.4 電路級的低功耗設(shè)計
9.2.5 物理級的低功耗設(shè)計
9.3 功耗分析
9.3.1 基于Power Compiler的功耗分析技術(shù)
9.3.2 基于PrimePower的功耗分析技術(shù)
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參考文獻