微型計(jì)算機(jī)組成原理（陸志才 十五規(guī)劃）

第一章微型計(jì)算機(jī)組成基礎(chǔ)
1.1計(jì)算機(jī)中數(shù)據(jù)信息的表示
1.1.1計(jì)算機(jī)中數(shù)的進(jìn)位制
1.1.2字符編碼
1.1.3帶符號(hào)數(shù)的表示
1.1.4溢出
1.1.5定點(diǎn)數(shù)與浮點(diǎn)數(shù)
1.2初級(jí)計(jì)算機(jī)的組成與運(yùn)行原理
1.2.1原理結(jié)構(gòu)
1.2.2運(yùn)算器的組成
1.2.3控制器的組成
1.2.4內(nèi)存儲(chǔ)器的組成
1.2.5主機(jī)的運(yùn)行原理
1.3微型計(jì)算機(jī)的基本結(jié)構(gòu)
1.3.1微處理器的概念
1.3.2總線的基本概念
1.3.3微型計(jì)算機(jī)的基本結(jié)構(gòu)
1.4微型計(jì)算機(jī)的基本數(shù)據(jù)類型
1.5堆棧
1.5.1堆棧的引進(jìn)和定義
1.5.2堆棧的操作
習(xí)題一
第二章8086系統(tǒng)結(jié)構(gòu)
2.18086微處理器的結(jié)構(gòu)
2.1.18086的功能結(jié)構(gòu)與指令流水線
2.1.28086的存儲(chǔ)器分段結(jié)構(gòu)
2.1.38086的寄存器結(jié)構(gòu)
2.28086的總線周期
2.2.18086的時(shí)序
2.2.28086的存儲(chǔ)器讀周期
2.2.38086的I/O讀周期
2.2.48086的存儲(chǔ)器寫周期
2.2.58086的I/O寫周期
2.2.6在總線周期中插入等待時(shí)鐘
2.2.7空閑時(shí)鐘周期
2.38086系統(tǒng)總線形成
2.3.18086引腳功能
2.3.2最小模式下系統(tǒng)總線的形成
2.3.3最大模式下系統(tǒng)總線的形成
2.48088簡介
習(xí)題二
第三章半導(dǎo)體存儲(chǔ)器
3.1半導(dǎo)體存儲(chǔ)器概述
3.1.1半導(dǎo)體存儲(chǔ)器的分類
3.1.2半導(dǎo)體存儲(chǔ)芯片的一般結(jié)構(gòu)
3.1.3半導(dǎo)體存儲(chǔ)器芯片的主要技術(shù)指標(biāo)
3.2靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)
3.2.1六管靜態(tài)基本單元電路
3.2.2靜態(tài)RAM芯片舉例
3.3動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)
3.3.1單管動(dòng)態(tài)基本單元電路
3.3.2動(dòng)態(tài)RAM的電路結(jié)構(gòu)
3.3.3動(dòng)態(tài)RAM芯片舉例
3.3.4再談動(dòng)態(tài)RAM的刷新
3.4只讀存儲(chǔ)器(ROM)
3.4.1掩模ROM(固定式ROM)
3.4.2PROM
3.4.3EPROM
3.4.4EEPROM(E2PROM)
3.4.5Flash存儲(chǔ)器
3.5存儲(chǔ)器與CPU的連接及簡單存儲(chǔ)器子系統(tǒng)的設(shè)計(jì)
3.5.1存儲(chǔ)器與CPU的連接
3.5.2簡單存儲(chǔ)器子系統(tǒng)的設(shè)計(jì)
3.5.3DRAM與CPU的連接
3.68086的存儲(chǔ)組織簡介
3.7高速緩沖存儲(chǔ)器Cache
3.7.1Cache的工作原理
3.7.2主存與Cache的地址映像
3.7.3替換算法
3.7.4Pentium微機(jī)Cache結(jié)構(gòu)簡介
3.8層出不窮的半導(dǎo)體存儲(chǔ)器新技術(shù)
3.8.1靜態(tài)RAM
3.8.2動(dòng)態(tài)RAM
3.8.3專用的半導(dǎo)體存儲(chǔ)器
習(xí)題三
第四章輸入／輸出接口
4.1I／O接口概述
4.1.1I／O接口的主要功能
4.1.2I／O接口的集成化程度
4.1.3I／O接口的典型結(jié)構(gòu)
4.2I／O端口的編址方式
4.2.1存儲(chǔ)器統(tǒng)一編址(存儲(chǔ)器映像編址)
4.2.2I／O獨(dú)立編址
4.3I／O指令及高級(jí)語言程序?qū)／O端口的訪問
4.3.1I／O指令
4.3.2高級(jí)語言程序?qū)／O端口的訪問
4.4輸入／輸出傳送方式
4.4.1無條件傳送方式
4.4.2查詢傳送方式
4.4.3中斷傳送方式
4.4.4DMA傳送方式
4.4.5I／O處理機(jī)方式
4.5簡單輸Yk／輸出接口的設(shè)計(jì)
4.5.1CPU或系統(tǒng)總線的I／O接口信號(hào)
4.5.2端口地址安排
4.5.3端口地址譯碼
4.5.4基地址可變
4.5.5端口的設(shè)計(jì)
4.5.6接口電路設(shè)計(jì)舉例
習(xí)題四
第五章中斷系統(tǒng)
5.1中斷的基本概念
5.1.1中斷
5.1.2中斷系統(tǒng)
5.1.3中斷源
5.1.4中斷的基本過程
5.1.5中斷優(yōu)先級(jí)
5.1.6多重中斷(中斷嵌套)
5.1.7中斷屏蔽
5.1.8可屏蔽中斷.不可屏蔽中斷.中斷允許標(biāo)志位
5.2中斷管理
5.2.1CPU響應(yīng)中斷的條件
5.2.2中斷響應(yīng)
5.2.3中斷源識(shí)別
5.2.4中斷判優(yōu)
5.3可編程中斷控制器8259A
5.3.18259A的內(nèi)部結(jié)構(gòu)及引腳信號(hào)
5.3.28259A的工作方式
5.3.38259A的初始化命令字ICW
5.3.48259A的初始化編程
5.3.58259A的操作命令字OCW
5.4PC／AT機(jī)的中斷系統(tǒng)
5.4.1中斷向量與中斷向量表
5.4.2中斷源及外部可屏蔽中斷的控制邏輯
5.4.3中斷處理過程
5.4.4自編中斷服務(wù)程序舉例
習(xí)題五
第六章可編程接口芯片
6.1可編程并行輸入／輸出接口8255A
6.1.18255A的結(jié)構(gòu)
6.1.28255A的工作方式概述
6.1.38255A的控制字
6.1.48255A三種工作方式的功能說明
6.1.5從端口C中讀狀態(tài)字
6.1.68255A的應(yīng)用舉例
6.2可編程間隔定時(shí)器8253／8254
6.2.18253的基本功能和結(jié)構(gòu)
6.2.28253的控制字及初始化
6.2.38253的工作方式
6.2.4間隔定時(shí)器8254
6.2.58253／8254的應(yīng)用
6.3DMA控制器8237A
6.3.18237A的工作周期
6.3.28237A的引腳
6.3.38237A的工作模式
6.3.48237A的傳送類型
6.3.58237A的寄存器組
6.3.68237A的軟件命令
6.3.78237A的編程
6.3.88237A的應(yīng)用
習(xí)題六
第七章80386系統(tǒng)結(jié)構(gòu)
7.180386微處理器結(jié)構(gòu)
7.1.1特點(diǎn)和工作模式
7.1.2邏輯部件
7.1.3內(nèi)部寄存器
7.1.4數(shù)據(jù)類型
7.1.5引腳信號(hào)及其功能
7.280386的總線周期
7.2.1總線周期的分類
7.2.2非地址流水線讀／寫周期
7.2.3地址流水線讀／寫周期
7.380386的一些內(nèi)部機(jī)制
7.3.1存儲(chǔ)器管理功能
7.3.2描述符
7.3.3多任務(wù)機(jī)制
7.3.4保護(hù)功能
7.3.5保護(hù)模式下的中斷
7.480386系統(tǒng)
7.4.1系統(tǒng)組成
7.4.2存儲(chǔ)器結(jié)構(gòu)
7.4.3輸入／輸出結(jié)構(gòu)
7.4.4基本的存儲(chǔ)器結(jié)構(gòu)
習(xí)題七
第八章高檔微處理器
8.1高檔微處理器中的新技術(shù)
8.1.1RISC技術(shù)
8.1.2CPU內(nèi)部設(shè)置Cache
8.1.3采用雙獨(dú)立總線體系結(jié)構(gòu)
8.1.4增加指令流水線條數(shù)
8.1.5分支指令預(yù)測(cè)技術(shù)
8.1.6超順序執(zhí)行技術(shù)
8.1.7采用深度指令流水線結(jié)構(gòu)
8.1.8MMX技術(shù)與3DNOW!技術(shù)
8.2從80486到Penfium4及Xeon
8.2.180486
8.2.2Pentium
8.2.3PentiumPro
8.2.4MMXPentium
8.2.5PentiumⅡ
8.2.6PentiumⅢ
8.2.7Pentium4
8.2.8Xeon
8.3AMD公司的微處理器簡介
習(xí)題八
第九章總線技術(shù)工--內(nèi)部總線
9.1總線概述
9.1.1為什么要采用總線技術(shù)
9.1.2總線分類及內(nèi)部總線的發(fā)展
9.1.3總線規(guī)范
9.1.4總線的主要性能指標(biāo)
9.2ISA總線
9.2.1引腳信號(hào)
9.2.2ISA總線時(shí)序
9.2.3ISA總線接口
9.3PCI局部總線
9.3.1PCI總線概述
9.3.2PCI總線信號(hào)定義
9.3.3總線命令
9.3.4PCI總線協(xié)議基礎(chǔ)
9.3.5PCI總線仲裁機(jī)制
9.3.6PCI總線的配置周期
9.3.7PCI總線配置空間
9.3.8PCI總線的擴(kuò)展ROM
9.3.9PCI總線接口
9.4AGP總線簡介
9.4.1AGP總線的提出
9.4.2AGP與PCI的關(guān)系
9.4.3AGP相對(duì)于PCI的改進(jìn)
9.4.4AGP總線規(guī)范版本
9.4.5AGP總線傳輸機(jī)制簡介
習(xí)題九
第十章總線技術(shù)Ⅱ--設(shè)備總線
10.1SCSI總線
10.1.1SCSI設(shè)備
10.1.2SCSI體系結(jié)構(gòu)模型
10.1.3SCSI接口信號(hào)
10.1.4SCSI命令
10.1.5SCSI總線階段
10.1.6SCSI消息
10.1.7SCSI總線接口連接簡介
10.1.8SCSI軟件接口簡介
10.2IDE接口
10.2.1IDE接口信號(hào)
10.2.2IDE接口數(shù)據(jù)傳送方式
10.2.3扇區(qū)的尋址方式
10.2.4IDE控制器中的寄存器
10.2.5IDE命令簡介
10.2.6從UltraATA／33到UltraATA／133
10.3通用串行總線USB
10.3.1USB的主要特點(diǎn)
10.3.2USB的硬件結(jié)構(gòu)
10.3.3USB系統(tǒng)的軟件結(jié)構(gòu)
10.3.4USB總線數(shù)據(jù)編碼方式
10.3.5USB總線上數(shù)據(jù)傳輸
10.3.6USB協(xié)議簡介
10.3.7USB設(shè)備配置簡介
10.3.8USB設(shè)備開發(fā)簡介
10.4FireWire串行總線(IEEE1394)
簡介
習(xí)題十
第十一章微型計(jì)算機(jī)系統(tǒng)的硬件組成
11.1系統(tǒng)控制邏輯及控制芯片組
11.1.1什么是系統(tǒng)控制邏輯及控制芯片組
11.1.2早期的芯片組
11.1.3采用北橋／南橋體系結(jié)構(gòu)的芯片組
11.1.4采用Hub體系結(jié)構(gòu)的芯片組
11.2內(nèi)存條
11.2.1內(nèi)存芯片Bank與芯片容量的新表示
11.2.2內(nèi)存條的組成
11.3主板
11.4微型計(jì)算機(jī)的體系結(jié)構(gòu)
11.4.1早期微型計(jì)算機(jī)的體系結(jié)構(gòu)
11.4.2控制芯片組出現(xiàn)初期的微型計(jì)算機(jī)的體系結(jié)構(gòu)
11.4.3采用北橋／南橋芯片組的微型計(jì)算機(jī)的體系結(jié)構(gòu)
11.4.4采用Hub芯片組的微型計(jì)算機(jī)的體系結(jié)構(gòu)
11.53GIO與下一代微型計(jì)算機(jī)體系結(jié)構(gòu)簡介
11.5.13GIO的提出
11.5.23GIO的主要特點(diǎn)
11.5.3下一代微型計(jì)算機(jī)的體系
結(jié)構(gòu)
習(xí)題十一
第十二章串行通信
12.1數(shù)據(jù)通信基礎(chǔ)知識(shí)
12.1.1數(shù)據(jù)傳輸形式
12.1.2單向與雙向通信
12.1.3同步技術(shù)
12.2RS-232C總線
12.2.1RS-232C總線標(biāo)準(zhǔn)
12.2.2RS-232C接口的連接
12.2.320mA電流環(huán)回路標(biāo)準(zhǔn)
12.3PC系列機(jī)的串行通信
12.3.18250內(nèi)部寄存器
12.3.28250的初始化
12.3.3異步通信BIOS功能調(diào)用
12.3.4Turbo-C中異步通信功能調(diào)用
12.3.5Windows平臺(tái)上的串行通信簡介
12.4RS-422總線與RS-485總線
12.4.1RS-422總線
12.4.2RS-485總線
12.4.3RS-232C／RS-422／RS-485轉(zhuǎn)換器簡介
12.5通信協(xié)議簡介
習(xí)題十二
附錄部分小規(guī)模集成電路國家標(biāo)準(zhǔn)與國外流行表示對(duì)照
參考文獻(xiàn)