數(shù)字系統(tǒng)設(shè)計(jì)與VERILOG HDL

第1章 數(shù)字系統(tǒng)與數(shù)字系統(tǒng)設(shè)計(jì)
1.1 引言
1.2 數(shù)字系統(tǒng)的設(shè)計(jì)
1.2.1 自上而下的設(shè)計(jì)
1.2.2 自下而上的設(shè)計(jì)
1.2.3 正向設(shè)計(jì)與逆向設(shè)計(jì)
1.3 EDA技術(shù)及其應(yīng)用
1.3.1 EDA技術(shù)的發(fā)展
1.3.2 現(xiàn)代EDA技術(shù)的特點(diǎn)及應(yīng)用
1.4 IP核復(fù)用技術(shù)與SOC
1.4.1 IP復(fù)用技術(shù)
1.4.2 系統(tǒng)芯片（SOC）
1.4.3 深亞微米技術(shù)帶來(lái)的挑戰(zhàn)
1.4.4 基于平臺(tái)的設(shè)計(jì)方法（PBD）
1.5 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式
1.5.1 全定制方式
1.5.2 門(mén)陣列（Gate Array）
1.5.3 PLD實(shí)現(xiàn)方式
1.6 數(shù)字系統(tǒng)的設(shè)計(jì)方式
1.6.1 圖形設(shè)計(jì)方式
1.6.2 基于HDL的設(shè)計(jì)
1.6.3 高速、高密度PCB的設(shè)計(jì)
1.7 小結(jié)
第2章 ASIC與PLD
2.1 概述
2.1.1 ASIC
2.1.2 PLD的發(fā)展演變
2.2 PLD的分類(lèi)
2.2.1 按集成度分類(lèi)
2.2.2 按結(jié)構(gòu)特點(diǎn)分類(lèi)
2.2.3 按編程特點(diǎn)分類(lèi)
2.3 PLD的基本結(jié)構(gòu)
2.3.1 PLD結(jié)構(gòu)原理
2.3.2 PLD電路的表示方法
2.3.3 SPLD的結(jié)構(gòu)
2.4 CPLD的結(jié)構(gòu)與特點(diǎn)
2.4.1 宏單元
2.4.2 可編程I／O單元
2.4.3 可編程連線陣列（PIA）
2.5 FPGA的結(jié)構(gòu)與特點(diǎn)
2.5.1 可配置邏輯塊（CLB）
2.5.2 輸入／輸出模塊（IOB）
2.5.3 可編程互連線（PI）
2.5.4 片內(nèi)RAM
2.6 在系統(tǒng)編程與邊界掃描測(cè)試技術(shù)
2.6.1 在系統(tǒng)編程（ISP）技術(shù)
2.6.2 邊界掃描測(cè)試（BST）技術(shù)
2.7 PLD產(chǎn)品概述
2.7.1 Lattice公司的PLD
2.7.2 Xilinx公司的PLD
2.7.3 Altera公司的PLD
2.8 PLD的發(fā)展趨勢(shì)
2.9 小結(jié)
第3章 Altera的CPLD/FPGA
3.1 概述
3.1.1 器件系列
3.1.2 結(jié)構(gòu)與特點(diǎn)
3.1.3 宏功能模塊及IP核
3.1.4 Altera的開(kāi)發(fā)工具
3.2 APEX 20K器件系列
3.2.1 系統(tǒng)級(jí)芯片——APEX 20K器件
3.2.2 APEX 20K器件的結(jié)構(gòu)
3.2.3 嵌入式系統(tǒng)塊（ESB）
3.2.4 APEX 20K器件的I／O結(jié)構(gòu)
3.3 FLEX 10K器件系列
3.3.1 概述
3.3.2 結(jié)構(gòu)與功能
3.3.3 器件特性設(shè)定
3.3.4 數(shù)據(jù)配置與下載
3.4 ACEX 1K器件系列
3.4.1 概述
3.4.2 ACEX 1K器件結(jié)構(gòu)
3.5 MAX 7000器件系列
3.5.1 概述
3.5.2 結(jié)構(gòu)與功能
3.5.3 其他功能和特性
3.6 EPC配置器件
3.6.1 概述
3.6.2 常用的EPC配置器件
3.6.3 典型的配置電路
3.6.4 最大的配置器件EPC16
3.7 小結(jié)
第4章 常用的EDA設(shè)計(jì)軟件
4.1 數(shù)字系統(tǒng)設(shè)計(jì)的流程
4.2 常用的EDA工具軟件
4.2.1 Synopsys
4.2.2 Synplify
4.2.3 ispDesignEXPERT
4.2.4 Panda 2000
4.2.5 MAX+PLUS II
4.3 小結(jié)
第5章 MAX+PLUS II使用指南
5.1 MAX+PLUS II的安裝與配置
5.1.1 推薦的系統(tǒng)配置
5.1.2 MAX+PLUS II的安裝
5.2 基于MAX+PLUS II的設(shè)計(jì)過(guò)程
5.2.1 設(shè)計(jì)輸入
5.2.2 設(shè)計(jì)處理
5.2.3 設(shè)計(jì)校驗(yàn)
5.2.4 器件編程
5.2.5 在線幫助
5.3 設(shè)計(jì)輸入
5.3.1 建立一個(gè)新項(xiàng)目
5.3.2 圖形輸入方式
5.3.3 文本輸入方式
5.3.4 設(shè)計(jì)的層次
5.4 設(shè)計(jì)處理
5.4.1 設(shè)計(jì)項(xiàng)目的編譯
5.4.2 在平面編輯器中觀察適配結(jié)果及手動(dòng)配置
5.5 模擬仿真
5.5.1 項(xiàng)目仿真
5.5.2 定時(shí)分析
5.6 編程下載
5.6.1 Altera器件的編程文件
5.6.2 器件編程
5.7 MAX+PLUS II使用提高
5.7.1 使用LPM宏單元庫(kù)
5.7.2 基于流水線的設(shè)計(jì)
5.7.3 使用EAB單元進(jìn)行設(shè)計(jì)
5.7.4 REPORT文件
5.8 ByteBlaster下載電纜及其使用
5.8.1 并口下載電纜ByteBlaster
5.8.2 編程配置方式
5.9 小結(jié)
第6章 Verilog HDL
6.1 引言
6.2 Verilog HDL基本結(jié)構(gòu)
6.2.1 簡(jiǎn)單的Verilog HDL例子
6.2.2 Verilog HDL模塊的結(jié)構(gòu)
6.2.3 邏輯功能定義
6.3 數(shù)據(jù)類(lèi)型及常量、變量
6.3.1 常量
6.3.2 變量
6.4 運(yùn)算符及表達(dá)式
6.4.1 算術(shù)運(yùn)算符（Arithmetic operators）
6.4.2 邏輯運(yùn)算符（Logical operators）
6.4.3 位運(yùn)算符（Bitwise operators）
6.4.4 關(guān)系運(yùn)算符（Relational operators）
6.4.5 等式運(yùn)算符（Equality operators）
6.4.6 縮減運(yùn)算符（Reduction operators）
6.4.7 移位運(yùn)算符（Shift operators）
6.4.8 條件運(yùn)算符（Conditional operators）
6.4.9 位拼接運(yùn)算符（Concatenation operators）
6.4.10 運(yùn)算符的優(yōu)先級(jí)
6.5 語(yǔ)句
6.6 賦值語(yǔ)句
6.6.1 常用的賦值語(yǔ)句
6.6.2 阻塞賦值和非阻塞賦值的區(qū)別
6.7 條件語(yǔ)句
6.7.1 if-else語(yǔ)句
6.7.2 case語(yǔ)句
6.7.3 使用條件語(yǔ)句注意事項(xiàng)
6.8 循環(huán)語(yǔ)句
6.8.1 for語(yǔ)句
6.8.2 repeat語(yǔ)句
6.8.3 while和forever語(yǔ)句
6.9 結(jié)構(gòu)說(shuō)明語(yǔ)句
6.9.1 always塊語(yǔ)句
6.9.2 initial語(yǔ)句
6.9.3 task和function語(yǔ)句
6.10 編譯預(yù)處理語(yǔ)句
6.10.1 define語(yǔ)句
6.10.2 include語(yǔ)句
6.10.3 timescale語(yǔ)句
6.11 語(yǔ)句的順序執(zhí)行與并行執(zhí)行
6.12 不同抽象級(jí)別的Verilog HDL模型
6.12.1 Verilog HDL門(mén)級(jí)描述
6.12.2 Verilog HDL的行為級(jí)描述
6.13 小結(jié)
第7章 用Verilog HDL設(shè)計(jì)數(shù)字電路
7.1 常用組合電路模塊的設(shè)計(jì)
7.1.1 基本門(mén)電路的描述
7.1.2 編譯碼器
7.1.3 數(shù)據(jù)選擇器（MUX）
7.1.4 奇偶校驗(yàn)產(chǎn)生器
7.1.5 7段LED數(shù)碼管澤碼電路
7.2 常用時(shí)序電路模塊的設(shè)計(jì)
7.2.1 D觸發(fā)器
7.2.2 數(shù)據(jù)鎖存器
7.2.3 數(shù)據(jù)寄存器
7.2.4 移位寄存器
7.2.5 任意模加法／減法計(jì)數(shù)器
7.2.6 ROM／RAM模塊
7.3 多層次結(jié)構(gòu)電路的設(shè)計(jì)
7.3.1 圖形與文本混合設(shè)計(jì)
7.3.2 純文本描述
7.4 數(shù)字跑表
7.4.1 結(jié)構(gòu)與功能
7.4.2 源程序
7.4.3 仿真及波形圖
7.4.4 下載及驗(yàn)證
7.5 8位數(shù)字頻率計(jì)
7.5.1 功能要求
7.5.2 工作原理
7.5.3 設(shè)計(jì)實(shí)現(xiàn)
7.5.4 仿真與下載
7.6 有限狀態(tài)機(jī)（FSM）設(shè)計(jì)舉例
7.6.1 基于狀態(tài)機(jī)的設(shè)計(jì)
7.6.2 頻率計(jì)控制器設(shè)計(jì)舉例
7.6.3 幾點(diǎn)討論
7.7 交通燈控制器
7.7.1 功能描述
7.7.2 設(shè)計(jì)與實(shí)現(xiàn)
7.7.3 仿真與下載
7.8 樂(lè)曲演奏電路
7.8.1 音調(diào)的控制
7.8.2 音長(zhǎng)的控制
7.8.3 樂(lè)曲演奏電路源程序
7.9 自動(dòng)售飲料機(jī)的設(shè)計(jì)
7.9.1 case語(yǔ)句
7.9.2 總體設(shè)計(jì)
7.9.3 源程序
7.10 多功能數(shù)字鐘
7.10.1 功能描述
7.10.2 源程序
7.10.3 實(shí)驗(yàn)與下載
7.11 卡式電話(huà)計(jì)費(fèi)器
7.11.1 功能定義
7.11.2 源程序
7.11.3 仿真
7.12 PCM采編器
7.12.1 結(jié)構(gòu)與功能
7.12.2 設(shè)計(jì)與實(shí)現(xiàn)
7.13 小結(jié)
第8章 數(shù)字模塊與數(shù)字系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)
8.1 提高數(shù)字系統(tǒng)性能的方法
8.1.1 提高系統(tǒng)工作速度
8.1.2 耗用資源的考慮
8.2 快速乘法器的設(shè)計(jì)
8.2.1 移位相加乘法器
8.2.2 查找表乘法器
8.2.3 邏輯樹(shù)乘法器
8.2.4 加法器樹(shù)乘法器
8.2.5 混合乘法器
8.3 FIR濾波器的設(shè)計(jì)與實(shí)現(xiàn)
8.3.1 8階FIR濾波器的結(jié)構(gòu)改進(jìn)
8.3.2 源代碼及功能仿真
8.4 快速傅里葉變換（FFT）
8.4.1 算法原理
8.4.2 蝶形單元的設(shè)計(jì)與實(shí)現(xiàn)
8.5 高速數(shù)字相關(guān)器
8.5.1 數(shù)字相關(guān)器原理
8.5.2 設(shè)計(jì)與實(shí)現(xiàn)
8.6 線性分組碼編譯碼器
8.6.1 線性分組碼基本概念
8.6.2 設(shè)計(jì)與實(shí)現(xiàn)
8.7 循環(huán)碼編譯碼器的實(shí)現(xiàn)
8.7.1 循環(huán)碼編碼器
8.7.2 循環(huán)碼澤碼器
8.8 卷積碼Viterbi編譯碼器
8.8.1 Viterbi編碼器
8.8.2 Viterbi譯碼器
8.8.3 Viterbi譯碼器的子模塊
8.9 其他數(shù)字模塊的設(shè)計(jì)
8.9.1 DSP模塊的設(shè)計(jì)
8.9.2 通信模塊的設(shè)計(jì)
8.9.3 常用控制電路的設(shè)計(jì)
8.9.4 綜合設(shè)計(jì)舉例
8.10 結(jié)束語(yǔ)
附錄A Verilog HDL關(guān)鍵字
附錄B MAX+PLUS II支持的Verilog HDL數(shù)據(jù)類(lèi)型和語(yǔ)句
附錄C GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)使用介紹
參考文獻(xiàn)及相關(guān)網(wǎng)站