可編程ASIC集成數(shù)字系統(tǒng)

緒論
一、可編程器計對電子系統(tǒng)的影響
二、系統(tǒng)集成芯的設計要求
三、設計方法的發(fā)展趨勢
第一章　可編程ASIC器件
1.1　CPLD
1.1.1　CPLD結構
1.1.2　典型CPLD器件
1.2　FPGA
1.2.1　FPGA的結構
1.2.2　SRAM-查找表類型
2.2.3　反熔絲多路開關類型
1.3　計算邏輯列
2.3.1　計算邏輯陣列的結構
2.3.2　第一代可配置計算陣列
2.3.3　第二代的可配置計算陣列-XC6200系列
1.4　可編程ASIC的基本
1.4.1　功能單元
1.4.2　輸入-輸出焊盤
1.4.3　布線資源
1.4.4　片內(nèi)RAM
1.5　邊界掃描技術
1.6　可編程ASIC的編程元件
1.6.1　熔絲型開關
1.6.2　反熔絲開關
1.6.3　浮柵編程技術
1.6.4　靜態(tài)存儲器(SRAM)
第二章　可編程ASIC的設計
2.1　數(shù)字系統(tǒng)的綜合
2.1.1　抽象的級別
2.1.2　綜合的定義
2.1.3　系統(tǒng)級綜合
2.1.4　寄存器轉移級綜合
2.1.5　邏輯級綜合
2.2　可編程ASIC的邏輯綜合
2.2.1　邏輯綜合概述
2.2.2　兩級邏輯最小化
2.2.3　基于查找表結構的多級邏輯優(yōu)化
2.2.4　立方體歸并
2.2.5　工藝映射
2.2.6　基于MUX結構的多級邏輯優(yōu)化
2.3　狀態(tài)機設計
2.3.1　二進制編碼
2.3.2　一個有效編碼
2.4　FPGAR的布局和布線
2.4.1　布局
2.4.2　布線
2.4.3　布通率和布線資源
2.4.4　網(wǎng)線延時
2.5　Xilinx的設計流程
2.5.1　設計輸入
2.5.2　設計實現(xiàn)
2.5.3　設計
2.5.4　XilinxFPGA詳細的設計流程
2.5.5　XilinxCPLD詳細設計流程
第二章　CPLD-XC9500系列
3.1　結構描述
3.1.1　功能塊
3.1.2　宏單元
3.1.3　乘積項分配器
3.1.4　FastCONNECT開關矩陣
3.1.5　I/O塊
3.1.6　持續(xù)性
3.1.7　設計保密性
3.1.8　低功率模式
3.1.9　加電特性
3.2　XC9500時序模型
3.2.1　時序模型
3.2.2　基本時序模型的參數(shù)
3.3　系統(tǒng)內(nèi)編程
3.3.1　JTAG邊界掃描接口
3.3.2　邊界掃描系統(tǒng)中利用系統(tǒng)內(nèi)編程
3.4　引腿鎖定能力
3.4.1　出腿鎖定能力
3.4.2　XC9500布線資源
3.4.3　數(shù)據(jù)通道的估算
3.4.4　控制通道估算
3.4.5　出腿預分配
3.5　設計優(yōu)化
3.5.1　優(yōu)化密度
3.5.2　優(yōu)化時序
3.5.3　優(yōu)化原理圖設計
3.5.4　優(yōu)化ABEL設計
3.5.5　優(yōu)化VHDL設計
第四章　FPGA-XC4000系列
4.1　概述
4.2　結構
4.2.1　基本積木塊
4.2.2　可配置邏輯功能塊
4.2.3　輸入/輸出功能塊
4.2.4　三態(tài)緩沖器
4.2.5　沿邊寬譯碼器
4.2.6　片內(nèi)振蕩器
4.3　可編程互連
4.3.1　互連概述
4.3.2　CLB布線連接
4.3.3　I/O布線
4.3.4　全局網(wǎng)線和緩沖器
4.4　功率分布
4.5　邊界掃描電路
4.5.1　XC4000/XC5000邊界掃描特性概述
4.5.2　與IEEE標準的偏差
4.5.3　邊界掃描硬件描述
4.5.4　利用邊界掃描電路
4.6　配置
4.6.1　專用引腿
4.6.2　配置模式
4.6.3　設置CCLK頻率
4.6.4　數(shù)據(jù)流格式
4.6.5　配置和讀回的CRC校驗
4.6.6　配置順序
4.6.7　配置時序
第五章　可編程計算陣列系列
5.1　概述
5.2　功能描述
5.2.1　邏輯和物理組織
5.2.2　單元、塊和磚
5.2.3　布線資源
5.2.4　功能單元
5.2.5　布線開關
5.2.6　時鐘分布
5.2.7　清除分布
5.2.8　輸入/輸出功能塊（IOB）
5.2.9　I/O布線
5.3　XC6200的設計
5.3.1　XC6200的權勢級設計
5.3.2　XC6200的邏輯設計
5.3.3　XC6200的軟件設計
5.4　寄存器存取
5.4.1　映射寄存器
5.4.2　屏蔽寄存器
5.5　編程
5.5.1　并行編程接口
5.5.2　通配符寄存器
5.5.3　串行編程接口
5.5.4　復位和初始化
第六章　硬件設計描述語言
6.1　硬件模型
6.1.1　行為模型
6.1.2　時間模型
6.1.3　結構模型
6.2　VHDL基礎
6.2.1　結構和行為
6.2.2　目標和目標類型
6.2.3　結構間掛接
6.2.4　主要的VHDL結構
6.2.5　并行性和時序域
6.2.6　庫
6.3　VHDL設計數(shù)字系統(tǒng)
6.3.1　編程組合邏輯
6.3.2　編程時序邏輯
6.3.3　編程有限狀態(tài)機
6.3.4　VHDL的類型綜合
6.3.5　屬性
第七章　ABEL語言
7.1　概述
7.2　基本句法
7.2.1　支持ASCII字符
7.2.2　標識符
7.2.3　常數(shù)
7.2.4　塊
7.2.5　注釋
7.2.6　數(shù)
7.2.7　字符串
7.2.8　運算符、表達式和議程
7.2.9　集合
7.2.10　幅值和幅值置換
7.3　基本結構
7.3.1　頭部
7.3.2　說明
7.3.3　邏輯描述
7.3.4　測試矢量部分
7.3.5　結束語句
7.3.6　其它語句
7.4　狀態(tài)機設計方法
7.4.1　狀態(tài)機的例子
7.4.2　狀態(tài)圖
7.4.3　狀態(tài)表
7.4.4　狀態(tài)機實現(xiàn)
7.5　使用XABEL和平共處CPLD
7.5.1　利用真值表
7.5.2　利用狀態(tài)圖
7.5.3　利用特性語句
7.5.4　設計例子
第八章　Xilinx可編程ASIC設計和實現(xiàn)
8.1　簡介
8.2　設計準備工作
8.2.1　安裝設計項目
8.2.2　設計的目錄及文件
8.2.3　啟動工程管理器
8.2.4　拷貝設計文件
8.2.5　啟動原理圖編輯器
8.2.6　輸入命令
8.2.7　屏幕操作
8.2.8　使用XC9500系列器件
8.3　完成Calc設計
8.3.1　設計說明
8.3.2　建立ANDBLK2符號
8.3.3　創(chuàng)建ANDBLK2原理圖
8.3.4　完成ALU原理圖
8.3.5　對Xilinx庫元素的說明
8.3.6　返回Calc原理圖
8.3.7　使用XC4000E晶振
8.4　從原理圖控制設計實現(xiàn)
8.4.1　管腳定位
8.4.2　控制轉換速率
8.4.3　使用I/O觸發(fā)器
8.4.4　儲存Calc原理圖
8.5　基于非XC4000晶振
8.5.1　使用LogiBLOX
8.5.2　使用狀態(tài)編輯器
8.6　創(chuàng)建狀態(tài)機宏
8.7　定義狀態(tài)
8.7.1　定義轉移、條件和操作
8.7.2　生成并編譯VHDL碼
8.7.3　放置創(chuàng)建的宏
8.7.4　使用HDL碼
8.7.5　放置創(chuàng)建的宏
8.8　使用HDL編輯器和X-VHDL
8.8.1　創(chuàng)建VHDL宏
8.8.2　創(chuàng)建并編輯VHDL碼
8.8.3　編譯VHDL碼
8.8.4　放置VHDL宏
8.9　完成設計輸入
8.9.1　對特殊元件的說明
8.9.2　使用控制文件
8.10　功能仿真
8.10.1　啟動邏輯仿真器
8.10.2　選擇欲測試的連線
8.10.3　有關總線的操作
8.10.4　指定激勵源
8.10.5　儲存輸入波形
8.10.6　仿真過程
8.11　使用設計實現(xiàn)工具
8.12　其他操作
8.12.1　時序仿真
8.12.2　用EPIC檢查布線后設計
8.12.3　使用Xilinx演示板檢驗設計
8.12.4　實現(xiàn)增量設計
8.13　Express設計calc
附錄一　CALC原理圖
附錄二　CALC-VHDL文件
附2.1　Calc.VHD
附2.2　OSC4.VHD
附2.3　ALU.VHD
附2.4　SW7.VHD
附2.5　DEBOUNCE.VHD
附2.6　SEG7DEC.VHD
附2.7　SONTROL.VHD
附2.8　STACK_4K.VHD
參考書