TMS320VC547X系列DSP的CPU與外設(shè)

第1章  緒論    1
1.1  VC547x概述    1
1.2  VC547x的主要特征    1
第2章  體系結(jié)構(gòu)    3
2.1  VC547x功能概述    3
2.2  VC547x功能框圖    4
2.3  DSP子系統(tǒng)概述（TMS320C54x DSP核）    4
2.3.1  C54x特征    5
2.3.2  DSP CPU核的相關(guān)接口    5
2.4  DSP存儲器空間    5
2.4.1  片內(nèi)RAM    6
2.4.2  正常模式下的DSP存儲器映射    6
2.4.3  API引導(dǎo)模式    7
2.4.4  API引導(dǎo)模式下的DSP存儲器映射    7
2.4.5  擴(kuò)展程序存儲器    7
2.4.6  可重定位的中斷向量表    9
2.5  DSP寄存器    9
2.6  DSP子系統(tǒng)的外設(shè)    10
2.6.1  多通道緩沖串口（McBSP0和McBSP1）    11
2.6.2  直接存儲器訪問控制器（DMAC）    12
2.6.3  ARM端口接口（API）    13
2.6.4  軟件可編程等待狀態(tài)產(chǎn)生器    14
2.6.5  外部存儲器接口    14
2.6.6  硬件定時器    15
2.7  ARM核概述（ARM7TDMIE）    15
2.7.1  ARM7TDMI概述    15
2.7.2  ARM7TDMIE    16
2.7.3  ARM7TDMIE仿真特性    16
2.8  ARM存儲器空間    17
2.9  ARM寄存器    18
2.10  ARM外設(shè)    28
2.10.1  ARM存儲器接口（MEMINT）    28
2.10.2  SDRAM存儲器接口（SDRAMIF）    28
2.10.3  中斷管理器（INTH）    29
2.10.4  ARM通用輸入/輸出接口（GPIO）    29
2.10.5  定時器（TIMER）    30
2.10.6  IrDA通用異步接收器/發(fā)送器（UART-IrDA）    31
2.10.7  通用異步接收器/發(fā)送器（UART-Modem）    31
2.10.8  串行外設(shè)接口（SPI）    32
2.10.9  以太網(wǎng)接口模塊EIM（VC5471）    32
2.10.10  主控內(nèi)置集成電路（I2C）接口    32
2.10.11  時鐘管理（CLKM）    33
2.11  通用外設(shè)    33
2.12  時鐘頻率    34
2.12.1  DSP時鐘    34
2.12.2  ARM時鐘    34
2.12.3  音頻時鐘    35
2.13  節(jié)電模式    35
2.13.1  DSP節(jié)電模式    35
2.13.2  ARM節(jié)電模式    36
2.14  中斷管理    36
2.14.1  DSP中斷    36
2.14.2  MCU中斷    37
第3章  存儲器接口    38
3.1  存儲器接口（MEMINT）功能    38
3.2  系統(tǒng)（內(nèi)部）總線    39
3.3  API總線接口    39
3.4  外部存儲器接口    42
3.5  存儲器接口（MEMINT）寄存器    43
3.5.1   、CS4所選存儲器范圍的外部存儲器控制寄存器
（CS0_REG~CS4_REG）    43
3.5.2  ARM端口接口等待狀態(tài)配置寄存器（API_REG）    45
3.5.3  API控制寄存器（APIC）    46
3.5.4  塊切換控制寄存器（BSCR）    47
3.5.5  SDRAM數(shù)據(jù)總線寬度控制寄存器（SDRAM_REG）    49
3.5.6  塊切換配置寄存器（BS_CONFIG）    50
3.6  ARM存儲器空間    52
3.7  SDRAM    54
3.7.1  簡介    54
3.7.2  SDRAM IF概述    54
3.7.3  支持的器件    56
3.8  SDRAM接口    56
3.9  SDRAM IF寄存器    56
3.9.1  SDRAM配置寄存器（SDRAM_CONFIG）    57
3.9.2  SDRAM刷新計(jì)數(shù)器寄存器（SDRAM_REF_COUNT）    60
3.9.3  SDRAM控制寄存器（SDRAM_CNTL）    61
3.9.4  SDRAM初始化刷新計(jì)數(shù)器寄存器（SDRAM_INIT_CONF）    61
3.10  波形    62
3.10.1  帶行允許/禁止功能的讀/寫操作的波形    62
3.10.2  外部處理的波形（8、16和32位器件）    64
第4章  中斷管理器    68
4.1  功能描述    68
4.2  MCU中斷    69
4.2.1  內(nèi)部寄存器    70
4.2.2  中斷順序    71
4.3  ARM存儲器映射寄存器    71
4.3.1  中斷寄存器（IT_REG）    72
4.3.2  中斷屏蔽寄存器（MASK_IT_REG）    73
4.3.3  源IRQ寄存器（SRC_IRQ_REG）    74
4.3.4  源FIQ寄存器（SRC_FIQ_REG）    74
4.3.5  中斷控制寄存器（INT_CTRL_REG）    75
4.3.6  IRQ休眠寄存器（IRQ_SLEEP_REG）    76
4.3.7  中斷級別寄存器（ILR_IRQ）    76
第5章  時鐘管理模塊    78
5.1  時鐘管理模塊概述    78
5.1.1  時鐘運(yùn)行模式    78
5.1.2  時鐘管理模塊的控制功能    79
5.2  時鐘模塊（CLKM）寄存器列表    80
5.2.1  CLKM模塊寄存器    80
5.2.2  PLL_REG寄存器（ARMSS）    80
5.2.3  CLKMD寄存器（DSPSS）    81
5.3  DSP子系統(tǒng)控制    81
5.3.1  DSP鎖相環(huán)寄存器（DSP_REG）    81
5.3.2  復(fù)位控制寄存器（CLKM_CNTL_RESET）    83
5.4  ARM子系統(tǒng)控制    84
5.4.1  時鐘配置寄存器（CLKM_REG）    84
5.4.2  中斷時鐘喚醒寄存器（WAKEUP_REG ）    86
5.4.3  復(fù)位寄存器（RESET_REG）    87
5.4.4  音頻速率寄存器（AUDIO_CLK）    89
5.4.5  看門狗狀態(tài)寄存器（WATCHDOG_STATUS）    90
5.4.6  低功耗模式寄存器（LOW_POWER_REG）    90
5.4.7  低功耗寄存器數(shù)值寄存器（LOW_POWER_REG_VALUE）    91
5.5  鎖相環(huán)    92
5.5.1  PLL_REG寄存器（ARMSS）    92
5.5.2  CLKMD時鐘控制寄存器（DSPSS）    95
第6章  定時器模塊    96
6.1  定時器模塊簡介    96
6.2  定時器0（TIMER0）    96
6.2.1  禁止看門狗功能    97
6.2.2  重新開啟看門狗功能    97
6.2.3  TIMER0控制寄存器（CNTL_TIMER0）    98
6.2.4  TIMER0當(dāng)前值寄存器（READ_TIM0）    99
6.3  定時器1（TIMER1）和定時器2（TIMER2）    99
6.3.1  定時器中斷間隔    100
6.3.2  TIMER1和TIMER2控制寄存器（CNTL_TIMER1，2）    100
6.3.3  TIMER1和TIMER2當(dāng)前值寄存器（READ_TIM1，2）    101
6.4  定時器編程    102
6.5  讀定時器操作    102
第7章  通用I/O模塊    103
7.1  通用I/O模塊（GPIO）功能描述    103
7.2  GPIO/KBGPIO寄存器    104
7.2.1  GPIO寄存器    105
7.2.2  KBGPIO寄存器    109
7.2.3  鍵盤連接    112
第8章  UART IrDA模塊    114
8.1  概述    114
8.2  主要特性    115
8.2.1  UART模式特性    115
8.2.2  IrDA SIR模式特性    115
8.3  I/O描述    116
8.4  寄存器的映射和描述    116
8.4.1  UART IrDA模塊寄存器    116
8.4.2  特殊訪問寄存器    118
8.4.3  寄存器映射    118
8.4.4  接收保持寄存器（UART_IRDA_RHR）    118
8.4.5  發(fā)送保持寄存器（UART_IRDA_THR）    119
8.4.6  FIFO控制寄存器（UART_IRDA_FCR）    120
8.4.7  狀態(tài)控制寄存器（UART_IRDA_SCR）    121
8.4.8  線路控制寄存器（UART_IRDA_LCR，僅UART模式）    122
8.4.9  線路狀態(tài)寄存器（UART_IRDA_LSR）    123
8.4.10  輔助狀態(tài)寄存器（UART_IRDA_SSR）    125
8.4.11  調(diào)制解調(diào)器（Modem）控制寄存器（UART_IRDA_MCR）    126
8.4.12  調(diào)制解調(diào)器（Modem）狀態(tài)寄存器（UART_IRDA_MSR）    127
8.4.13  中斷允許寄存器（UART_IRDA_IER）    127
8.4.14  中斷狀態(tài)寄存器（UART_IRDA_ISR）    129
8.4.15  增強(qiáng)功能寄存器（UART_IRDA_EFR）    131
8.4.16  XON1字符寄存器（UART_IRDA_XON1）    132
8.4.17  XON2字符寄存器（UART_IRDA_XON2）    132
8.4.18  XOFF1字符寄存器（UART_IRDA_XOFF1）    133
8.4.19  XOFF2字符寄存器（UART_IRDA_XOFF2）    133
8.4.20  便簽寄存器（UART_IRDA_SPR）    134
8.4.21  115K波特率分頻因子寄存器（UART_IRDA_DIV_115K）    134
8.4.22  波特率分頻因子寄存器（UART_IRDA_DIV_BIT_RATE）    135
8.4.23  發(fā)送控制寄存器（UART_IRDA_TCR，僅UART模式）    135
8.4.24  觸發(fā)電平寄存器（UART_IRDA_TLR）    136
8.4.25  模式定義寄存器1（UART_IRDA_MDR1）    137
8.4.26  模式定義寄存器2（UART_IRDA_MDR2）    138
8.4.27  發(fā)送幀長寄存器（LSB）（UART_IRDA_TXFLL，LSB）    138
8.4.28  發(fā)送幀長寄存器（MSB）（UART_IRDA_TXFLH，MSB）    139
8.4.29  接收幀長寄存器（LSB）（UART_IRDA_RXFLL，LSB）    139
8.4.30  接收幀長寄存器（MSB）（UART_IRDA_RXFLH，MSB）    140
8.4.31  狀態(tài)FIFO線路狀態(tài)寄存器（UART_IRDA_SFLSR）    140
8.4.32  狀態(tài)FIFO寄存器（UART_IRDA_SFREGL）    141
8.4.33  文件起始長度寄存器（UART_IRDA_BLR）    142
8.4.34  脈沖寬度寄存器（UART_IRDA_PULSE_WIDTH）    142
8.4.35  輔助控制寄存器（UART_IRDA_ACREG）    143
8.4.36  IR發(fā)送起點(diǎn)寄存器（UART_IRDA_START_POINT）    144
8.4.37  讀訪問和寫訪問指針    144
8.4.38  重新開始寄存器（UART_IRDA_RESUME）    146
8.5  UART IrDA功能框圖    147
8.6  串行紅外模式和協(xié)議    147
8.6.1  CRC的產(chǎn)生    148
8.6.2  異步透明傳輸    149
8.6.3  終止序列    149
8.6.4  脈沖成形    149
8.6.5  地址檢測    151
8.7  功能描述    151
8.7.1  觸發(fā)門限    151
8.7.2  中斷    152
8.7.3  UART模式特性    153
8.7.4  SIR模式特性    154
第9章  UART調(diào)制解調(diào)器接口    156
9.1  概述    156
9.2  主要特征    156
9.3  I/O描述    157
9.4  寄存器映射/描述    157
9.4.1  UART Modem模塊寄存器    157
9.4.2  特殊訪問寄存器    158
9.4.3  接收保持寄存器（UART_RHR）    159
9.4.4  發(fā)送保持寄存器（UART_THR）    160
9.4.5  FIFO控制寄存器（UART_FCR）    160
9.4.6  狀態(tài)控制寄存器（UART_SCR）    161
9.4.7  線路控制寄存器（UART_LCR）    162
9.4.8  線路狀態(tài)寄存器（UART_LSR）    163
9.4.9  輔助狀態(tài)寄存器（UART_SSR）    164
9.4.10  Modem控制寄存器（UART_MCR）    165
9.4.11  Modem狀態(tài)寄存器（UART_MSR）    166
9.4.12  中斷允許寄存器（UART_IER）    166
9.4.13  中斷狀態(tài)寄存器（UART_ISR）    168
9.4.14  增強(qiáng)功能寄存器（UART_EFR）    168
9.4.15  XON1字符寄存器（UART_XON1）    170
9.4.16  XON2字符寄存器（UART_XON2）    170
9.4.17  XOFF1字符寄存器（UART_XOFF1）    171
9.4.18  XOFF2字符寄存器（UART_XOFF2）    171
9.4.19  便簽寄存器（UART_SPR）    172
9.4.20  115K波特率產(chǎn)生分頻器（UART_DIV_115K）    172
9.4.21  波特率產(chǎn)生分頻器（UART_DIV_BIT_RATE）    173
9.4.22  傳輸控制寄存器（UART_TCR）    173
9.4.23  觸發(fā)門限寄存器（UART_TLR）    175
9.4.24  模式定義寄存器（UART_MDR）    176
9.4.25  UART自動波特率狀態(tài)寄存器（UART_UASR）    177
9.4.26  RX FIFO讀指針寄存器（UART_RDPTR_URX）    178
9.4.27  RX FIFO寫指針寄存器（UART_WRPTR_URX）    178
9.4.28  TX FIFO讀指針寄存器（UART_RDPTR_UTX）    179
9.4.29  TX FIFO寫指針寄存器（UART_WRPTR_UTX）    179
9.5  功能框圖    180
9.6  功能描述    181
9.6.1  觸發(fā)門限    181
9.6.2  中斷    181
9.6.3  中止和超時條件    182
9.6.4  硬件流控制    182
9.6.5  軟件流控制    182
9.6.6  自動波特率模式    183
第10章  串行外設(shè)接口    185
10.1  串行外設(shè)接口（SPI）的主要特征    185
10.2  SPI概述    185
10.3  SPI I/O描述    186
10.4  SPI寄存器    187
10.4.1  SPI設(shè)置寄存器（SPI_SET）    187
10.4.2  SPI控制寄存器（SPI_CTRL）    189
10.4.3  SPI狀態(tài)寄存器（SPI_STATUS）    190
10.4.4  SPI發(fā)送寄存器（SPI_TX）    191
10.4.5  SPI接收寄存器（SPI_RX）    191
10.5  SPI協(xié)議描述    191
10.5.1  發(fā)送協(xié)議    192
10.5.2  接收協(xié)議    193
10.5.3  發(fā)送模式波形    194
第11章  主控I2C接口    196
11.1  主控I2C接口模塊概述    196
11.1.1  簡介    196
11.1.2  主要特征    196
11.1.3  特別考慮事項(xiàng)    197
11.1.4  標(biāo)準(zhǔn)I2C總線協(xié)議    199
11.2  I/O描述    200
11.3  寄存器描述    201
11.3.1  設(shè)備寄存器（DEVICE_REG）    201
11.3.2  地址寄存器（ADDRESS_REG）    202
11.3.3  數(shù)據(jù)寫寄存器（DATA_WRITE_REG）    202
11.3.4  數(shù)據(jù)讀寄存器（DATA_READ_REG）    202
11.3.5  命令寄存器（CMD_REG）    203
11.3.6  FIFO配置寄存器（CONF_FIFO_REG）    204
11.3.7  時鐘配置寄存器（CONF_CLK_REG）    204
11.3.8  時鐘配置功能參考寄存器（CONF_CLK_REF_REG）    205
11.3.9  狀態(tài)FIFO寄存器（STATUS_FIFO_REG）    206
11.3.10  狀態(tài)活動寄存器（STATUS_ACTIVITY_REG）    207
11.4  FIFO管理    207
11.5  主控I2C接口復(fù)位    208
11.6  時鐘管理    208
11.7  中斷管理    209
第12章  以太網(wǎng)接口模塊    210
12.1  EIM簡介    210
12.2  以太網(wǎng)接口信號    211
12.3  ENET功能描述    212
12.3.1  ENET簡介    212
12.3.2  緩沖存儲器單元（FIFO）    212
12.3.3  DMA控制器    214
12.3.4  控制寄存器接口    214
12.3.5  介質(zhì)訪問控制器（MAC）    214
12.3.6  統(tǒng)計(jì)模塊    220
12.3.7  反饋    220
12.3.8  流控制    221
12.3.9  尋址方式    221
12.3.10  ENET中斷    222
12.3.11  配置    223
12.4  EIM描述符結(jié)構(gòu)    223
12.4.1  TX描述符環(huán)    223
12.4.2  RX描述符環(huán)    226
12.5  EIM外設(shè)寄存器表    228
12.6  ESM外設(shè)寄存器    230
12.6.1  ESM控制寄存器（EIM_CTRL）    230
12.6.2  ESM狀態(tài)寄存器（EIM_STATUS）    231
12.6.3  CPU TX描述符基地址寄存器（EIM_CPUTXBA）    232
12.6.4  CPU RX描述符基地址寄存器（EIM_CPURXBA）    232
12.6.5  包緩沖器容量寄存器（EIM_BUFSIZE）    233
12.6.6  CPU過濾控制寄存器（EIM_FILTER）    233
12.6.7  CPU目標(biāo)地址寄存器高位字（EIM_CPUDA_1）    234
12.6.8  CPU目標(biāo)地址寄存器低位字（EIM_CPUDA_0）    234
12.6.9  多播過濾器有效寄存器高位字（EIM_MFV_1）    235
12.6.10  多播過濾器有效寄存器低位字（EIM_MFV_0）    235
12.6.11  多播過濾器屏蔽寄存器高位字（EIM_MFM_1）    236
12.6.12  多播過濾器屏蔽寄存器低位字（EIM_MFM_0）    236
12.6.13  RX門限寄存器（EIM_RXTH）    236
12.6.14  CPU RX準(zhǔn)備就緒寄存器（EIM_RX_CPU_RDY）    237
12.6.15  ESM中斷允許寄存器（EIM_INT_EN）    237
12.6.16  ENET0 TX隊(duì)列當(dāng)前指針寄存器 （EIM_ENET0_TX_DESC）    239
12.6.17  ENET0 RX隊(duì)列當(dāng)前指針寄存器（EIM_ENET0_RX_DESC）    239
12.6.18  CPU TX隊(duì)列當(dāng)前指針寄存器（EIM_CPU_TX_DESC）    240
12.6.19  CPU RX隊(duì)列當(dāng)前指針寄存器（EIM_CPU_RX_DESC）    240
12.7  ENET0寄存器    241
12.7.1  ENET0模式寄存器（EIM_MODE_E0）    241
12.7.2  ENET0退避種子寄存器（EIM_NEW_RBOF_E0）    242
12.7.3  EIM ENET0 退避計(jì)數(shù)寄存器（EIM_RBOF_CNT_E0）    243
12.7.4  ENET0 TX流暫停計(jì)數(shù)寄存器（EIM_FLW_CNT_E0）    243
12.7.5  ENET0流控制寄存器（EIM_FLW_CNTRL_E0）    244
12.7.6  ENET0 VTYPE標(biāo)志寄存器（EIM_VTYPE_E0）    244
12.7.7  ENET0系統(tǒng)錯誤中斷狀態(tài)寄存器（EIM_SE_SR_E0）    245
12.7.8  ENET0發(fā)送描述符緩沖器準(zhǔn)備就緒寄存器
（EIM_TX_BUF_RDY_E0）    246
12.7.9  ENET0發(fā)送描述符基地址寄存器（EIM_TDBA_E0）    246
12.7.10  ENET0接收描述符基地址寄存器（EIM_RDBA_E0）    247
12.7.11  ENET0目標(biāo)物理地址匹配寄存器高位字（EIM_PAR1_E0）    247
12.7.12  ENET0目標(biāo)物理地址匹配寄存器低位字（EIM_PAR0_E0）    247
12.7.13  ENET0邏輯地址哈希（Hash）過濾器寄存器高位字
（EIM_LAR1_E0）    248
12.7.14  ENET0邏輯地址哈希（Hash）過濾器寄存器低位字
（EIM_LAR0_E0）    248
12.7.15  ENET0地址模式允許寄存器（EIM_ADR_MODE_E0）    249
12.7.16  ENET0描述符環(huán)查詢間隔計(jì)數(shù)寄存器（EIM_DRP_E0）    249
12.8  EIM包的RAM結(jié)構(gòu)    250
12.8.1  邏輯組織    250
12.8.2  包存儲器的物理組織    251
12.8.3  描述符字    251
12.8.4  CPU TX 描述符    252
12.8.5  CPU RX描述符    253
12.8.6  ENET0 RX描述符    254
12.8.7  ENET0 TX描述符    255
12.8.8  緩沖器用法字    256
12.9  EIM ESM功能描述    256
12.9.1  主狀態(tài)機(jī)描述    256
12.9.2  復(fù)位狀態(tài)    258
12.9.3  選擇RX隊(duì)列（Select_RX_Queue）狀態(tài)    258
12.9.4  測試RX隊(duì)列（Test_RX_Queue）狀態(tài)    258
12.9.5  評估目標(biāo)隊(duì)列（Evaluate_Dest）狀態(tài)    258
12.9.6  檢查TX隊(duì)列第一個描述符（Check_First_Desc_TX_Queue）
狀態(tài)    259
12.9.7  傳送描述符（Transfer_Desc）狀態(tài)    259
12.9.8  檢查TX隊(duì)列（Check_TX_Queue）狀態(tài)    262
12.9.9  等待TX事件（Wait_TX_Event）狀態(tài)    262
12.10  EIM操作    262
12.10.1  設(shè)置    262
12.10.2  包操作    263
12.11  ENET操作    264
12.11.1  設(shè)置    264
12.11.2  包操作    265
第13章  初始化協(xié)議    266
13.1  硬件邏輯復(fù)位    266
13.2  ARM代碼下載    266
13.3  DSP啟動模式    267
參考文獻(xiàn)    268