數(shù)字原理與設計

第1章緒論
1.1數(shù)字時代
1.2信息的模擬和數(shù)字表示
1.3數(shù)字計算機
1.3.1數(shù)字計算機的結構
1.3.2數(shù)字計算機的操作
1.4概述
第2章數(shù)制系統(tǒng)，算術和編碼
2.1位置數(shù)制系統(tǒng)
2.2位置數(shù)制系統(tǒng)中的計數(shù)
2.3基本算術操作
2.3.1加法
2.3.2減法
2.3.3乘法
2.3.4除法
2.4數(shù)制轉換的多項式法
2.5數(shù)制轉換的迭代法
2.5.1整數(shù)轉換的迭代法
2.5.2整數(shù)迭代法的證明
2.5.3小數(shù)轉換的迭代法
2.5.4小數(shù)迭代法的證明
2.5.5最后舉例
2.6特殊轉換過程
2.7有符號數(shù)和補數(shù)
2.8r補數(shù)的加法和減法
2.9r-1補數(shù)的加法和減法
2.10編碼
2.10.1十進制編碼
2.10.2單位距離編碼
2.10.3字符編碼
2.11錯誤檢測
第3章布爾代數(shù)和組合網(wǎng)絡
3.1布爾代數(shù)的定義
3.2布爾代數(shù)諸定理
3.3二值布爾代數(shù)
3.4布爾公式和函數(shù)
3.5規(guī)范公式
3.5.1最小項規(guī)范公式
3.5.2m標記
3.5.3最大項規(guī)范公式
3.5.4M標記
3.6布爾公式的處理
3.6.1方程求補
3.6.2變量擴展
3.6.3方程化簡
3.6.4簡化定理
3.6.5最小項規(guī)范公式
3.6.6最大項規(guī)范公式
3.6.7規(guī)范公式的反函數(shù)
3.7門和組合網(wǎng)絡
3.7.1門
3.7.2組合網(wǎng)絡
3.7.3分析過程
3.7.4綜合過程
3.7.5邏輯設計實例
3.8不完全確定布爾函數(shù)和無關條件
3.8.1描述不完全確定布爾函數(shù)
3.8.2邏輯設計中的無關項條件
3.9其他布爾運算和門
3.9.1與非函數(shù)
3.9.2或非函數(shù)
3.9.3通用門
3.9.4與非門實現(xiàn)
3.9.5或非門實現(xiàn)
3.9.6異或函數(shù)
3.9.7異或非函數(shù)
3.10門特性
3.10.1噪聲容限
3.10.2扇出
3.10.3傳輸延時
3.10.4功耗
第4章布爾表達式的化簡
4.1化簡問題的表述
4.1.1最簡化的準則
4.1.2化簡問題
4.2質蘊含項和非冗余析取表達式
4.2.1蘊含
4.2.2包含
4.2.3蘊含項和質蘊含項
4.2.4非冗余析取正則表達式
4.3質包含項和非冗余合取表達式
4.4卡諾圖
4.4.1單變量和兩變量卡諾圖
4.4.2三變量和四變量卡諾圖
4.4.3卡諾圖和規(guī)范公式
4.4.4卡諾圖中與項和或項的表示
4.5使用卡諾圖得到完全確定布爾函數(shù)的最簡表達式
4.5.1質蘊含項和卡諾圖
4.5.2基本質蘊含項
4.5.3最簡或形式
4.5.4最簡與形式
4.6不完全確定布爾函數(shù)的最簡表達式
4.6.1最簡或形式
4.6.2最簡與形式
第5章使用MSI元件和可編程邏輯器件的邏輯設計
5.1二進制加法器和減法器
5.1.1二進制減法器
5.1.2超前進位加法器
5.1.3利用超前進位原理實現(xiàn)大型高速加法器
5.2十進制加法器
5.3比較器
5.4譯碼器
5.4.1使用譯碼器的邏輯設計
5.4.2有使能輸入的譯碼器
5.5編碼器
5.6復用器
5.7可編程邏輯器件
5.8可編程只讀存儲器
5.9可編程邏輯陣列
5.10可編程陣列邏輯器件
第6章觸發(fā)器及其簡單應用
6.1雙穩(wěn)態(tài)基本單元
6.2鎖存器
6.2.1SR鎖存器
6.2.2一種SR鎖存器的應用：  開關去反彈器
6.2.3 鎖存器
6.2.4門控SR鎖存器
6.2.5門控D鎖存器
6.3觸發(fā)器時序的考慮
6.3.1傳輸延時
6.3.2最小脈沖寬度
6.3.3建立和保持時間
6.4主從觸發(fā)器
6.4.1主從型SR觸發(fā)器
6.4.2主從型JK觸發(fā)器
6.4.30信號和1信號的捕獲
6.4.4其他類型的主從型觸發(fā)器
6.5邊沿觸發(fā)的觸發(fā)器
6.5.1正邊沿觸發(fā)D觸發(fā)器
6.5.2負邊沿觸發(fā)D觸發(fā)器
6.5.3異步輸入信號
6.5.4其他類型的邊沿觸發(fā)的觸發(fā)器
6.5.5具有數(shù)據(jù)鎖存功能的主從型觸發(fā)器
6.6特征方程
6.7寄存器
6.8計數(shù)器
6.8.1二進制逐次進位計數(shù)器
6.8.2同步二進制計數(shù)器
6.8.3基于移位寄存器的計數(shù)器
6.9同步計數(shù)器的設計
6.9.1用鐘控JK觸發(fā)器設計模6同步計數(shù)器
6.9.2使用鐘控D、T以及SR觸發(fā)器的模6同步計數(shù)器的設計
6.9.3自啟動的計數(shù)器
第7章同步時序網(wǎng)絡
7.1鐘控同步時序網(wǎng)絡的結構和操作過程
7.2鐘控同步時序網(wǎng)絡的分析
7.2.1激勵和輸出方程
7.2.2轉換方程
7.2.3轉換表
7.2.4激勵表
7.2.5狀態(tài)表
7.2.6狀態(tài)圖
7.2.7網(wǎng)絡的最終行為
7.3鐘控同步時序網(wǎng)絡的行為的建模
7.3.1米利型串行二進制加法器
7.3.2摩爾型串行二進制加法器
7.3.3序列檢測器
7.3.40110/1001序列檢測器
7.3.5總結舉例
7.4狀態(tài)表的化簡
7.4.1確定等價狀態(tài)對
7.4.2獲得等價狀態(tài)類
7.4.3建立最小狀態(tài)表
7.4.40110/1001序列檢測器
7.5狀態(tài)分配
7.5.1狀態(tài)分配的一些簡單指導原則
7.5.2未用狀態(tài)
7.6完成鐘控同步時序網(wǎng)絡的設計
附錄A中英文名詞索引