新編數(shù)字邏輯電路（應(yīng)用型本科電子信息類(lèi)規(guī)劃教材）

第1章 數(shù)制與編碼
1.1 概述
1.1.1 模擬電子技術(shù)和數(shù)字電子技術(shù)
1.1.2 脈沖信號(hào)和數(shù)字信號(hào)
1.1.3 數(shù)字電路的特點(diǎn)
1.2 數(shù)制與編碼
1.2.1 數(shù)制
1.2.2 數(shù)制之問(wèn)的轉(zhuǎn)換
1.3 編碼
1.3.1 二十進(jìn)制編碼
1.3.2 字符編碼
本章小結(jié)
思考題和習(xí)題
第2章 邏輯代數(shù)和硬件描述語(yǔ)言基礎(chǔ)
2.1 邏輯代數(shù)基本概念
2.1.1 邏輯常量和邏輯變量
2.1.2 基本邏輯和復(fù)合邏輯
2.1.3 邏輯函數(shù)的表示方法
2.1.4 邏輯函數(shù)的相等
2.2 邏輯代數(shù)的運(yùn)算法則
2.2.1 邏輯代數(shù)的基本公式
2.2.2 邏輯代數(shù)的基本定理
2.2.3 邏輯代數(shù)的常用公式
2.2.4 異或運(yùn)算公式
2.3 邏輯函數(shù)的表達(dá)式
2.3.1 邏輯函數(shù)的常用表達(dá)式
2.3.2 邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式
2.3.3 約束及其表示方法
2.4 邏輯函數(shù)的公式簡(jiǎn)化法
2.4.1 邏輯函數(shù)簡(jiǎn)化的意義
2.4.2 邏輯函數(shù)的公式簡(jiǎn)化法
2.5 Verilog HDL基礎(chǔ)
2.5.1 Verilog HDL設(shè)計(jì)模塊的基本結(jié)構(gòu)
2.5.2 Verilog HDL的詞法
2.5.3 Verilog HDL的語(yǔ)句
2.5.4 不同抽象級(jí)別的Verilog HDL模型
本章小結(jié)
思考題和習(xí)題
第3章 門(mén)電路
3.1 概述
3.2 晶體二極管和三極管的開(kāi)關(guān)特性
3.2.1 晶體二極管的開(kāi)關(guān)特性
3.2.2 晶體三極管的開(kāi)關(guān)特性
3.3 分立元件門(mén)
3.3.1 二極管與門(mén)
3.3.2 二極管或門(mén)
3.3.3 三極管非門(mén)
3.3.4 復(fù)合邏輯門(mén)
3.3.5 正邏輯和負(fù)邏輯
3.4 TTL集成門(mén)
3.4.1 TTL集成與非門(mén)
3.4.2 TTL與非門(mén)的外部特性
3.4.3 TTL與非門(mén)的主要參數(shù)
3.4.4 TTL與非門(mén)的改進(jìn)電路
3.4.5 TTL其他類(lèi)型的集成電路
3.4.6 TTL集成電路多余輸入端的處理
3.4.7 TTL電路的系列產(chǎn)品
3.5 其他類(lèi)型的雙極型集成電路
3.5.1 發(fā)射極耦合邏輯電路
3.5.2 集成注入邏輯電路
3.6 MOS集成門(mén)
3.6.1 MOS管
3.6.2 MOS反相器
3.6.3 MOS門(mén)
3.6.4 CMOS門(mén)的外部特性
3.7 基于Verilog HDL的門(mén)電路設(shè)計(jì)
3.7.1 用assign語(yǔ)句建模方法實(shí)現(xiàn)門(mén)電路的描述
3.7.2 用門(mén)級(jí)元件例化建模方式來(lái)描述門(mén)電路
本章小結(jié)
思考題和習(xí)題
第4章 組合邏輯電路
第5章 觸發(fā)器
第6章 時(shí)序邏輯電路
第7章 脈沖單元電路
第8章 數(shù)模和模數(shù)轉(zhuǎn)換
第9章 程序邏輯電路
第10章 可編程邏輯器件
附錄A 國(guó)產(chǎn)半導(dǎo)體集成電路型號(hào)命名法
參考文獻(xiàn)