VHDL與可編程邏輯器件應用

第1章 概述
1.1 可編程ASIC綜述
1.2 電子設計自動化技術
1.3 數(shù)字系統(tǒng)的設計方法
1.4 EDA技術的發(fā)展趨勢
第2章 常用數(shù)字電路設計方法
2.1 組合邏輯電路設計的一般方法
2.2 時序邏輯電路設計的一般方法
第3章 FPGA/CPLD結構
3.1 可編程邏輯器件的基本結構及分類
3.2 通用陣列邏輯(GAL)器件
3.3 復雜可編程邏輯器件(CPLD)
3.4 現(xiàn)場可編程門陣列(FPGA)
第4章 VHDL基礎
4.1 VHDL概述
4.2 VHDL的基本結構
4.3 VHDL的數(shù)據(jù)及文字規(guī)則
4.4 VHDL操作符(OPERATORS)
4.5 VHDL順序語句(Sequential Statements)
4.6 VHDL并行語句(Concurrent Statements)
4.7 有限狀態(tài)機的設計
第5章 開發(fā)軟件應用
5.1 MAX+plusⅡ簡介
5.2 MAX+plusⅡ軟件安裝
5.3 MAX+plusⅡ應用
5.4 ispLEVER簡介
5.5 ispLEVER開發(fā)工具的原理圖輸入
5.6 ispLEVER工具中用VHDL和VerilogHDL輸入的設計方法
第6章 Altera公司FPGA的配置
6.1 Altera公司的ByteBlasterMV并行下載電纜
6.2 使用ByteBlasterMV時的兩種配置模式
6.3 采用Altera公司配置芯片進行配置
第7章 CPLD/FPGA設計實踐
7.1 常用數(shù)字電路模塊的描述
7.2 基本時序邏輯電路的VHDL描述
7.3 常用算法VHDL實現(xiàn)
7.4 數(shù)字濾波器的FPGA實現(xiàn)
7.5 A/D采樣控制器的設計
7.6 二進制頻移鍵控(FSK)調整與解調的VHDL實現(xiàn)
7.7 正弦波信號發(fā)生器的設計
7.8 圖像序列累加器的FPGA設計
第8章 實驗指導
……
附錄 SH-EDA實驗系統(tǒng)簡介
參考文獻