計(jì)算機(jī)組成原理習(xí)題精解與實(shí)驗(yàn)指導(dǎo)

上篇 習(xí)題精解
1 概述
1.1 知識(shí)點(diǎn)與典型例題詳解
1.2 課后習(xí)題精選與參考答案
2 數(shù)據(jù)的表示
2.1 知識(shí)點(diǎn)與典型例題詳解
2.2 課后習(xí)題精選與參考答案
3 運(yùn)算器與運(yùn)算方法
3.1 知識(shí)點(diǎn)與典型例題詳解
3.2 課后習(xí)題精選與參考答案
4 存儲(chǔ)系統(tǒng)
4.1 知識(shí)點(diǎn)與典型例題詳解
4.2 課后習(xí)題精選與參考答案
5 指令系統(tǒng)
5.1 知識(shí)點(diǎn)與典型例題詳解
5.2 課后習(xí)題精選與參考答案
6 中央處理器
6.1 知識(shí)點(diǎn)與典型例題詳解
6.2 課后習(xí)題精選與參考答案
7 總線及總線互連結(jié)構(gòu)
7.1 知識(shí)點(diǎn)與典型例題詳解
7.2 課后習(xí)題精選與參考答案
8 外圍設(shè)備
8.1 知識(shí)點(diǎn)與典型例題詳解
8.2 課后習(xí)題精選與參考答案
9 輸入輸出系統(tǒng)
9.1 知識(shí)點(diǎn)與典型例題詳解
9.2 課后習(xí)題精選與參考答案
下篇 實(shí)驗(yàn)指導(dǎo)
10 Verilog HDL語(yǔ)言基礎(chǔ)
10.1 Verilog HDL設(shè)計(jì)初步
10.2 Verilog語(yǔ)言要素
10.3 Verilog HDL行為語(yǔ)句
10.4 Verilog HDL的描述風(fēng)格
11 EDA開(kāi)發(fā)工具簡(jiǎn)介
11.1 MAX+PLUSⅡ
11.2 QUARTUSⅡ
12 計(jì)算機(jī)組成基本實(shí)驗(yàn)
12.1 實(shí)驗(yàn)臺(tái)結(jié)構(gòu)和使用說(shuō)明
12.2 總線、半導(dǎo)體靜態(tài)存儲(chǔ)器實(shí)驗(yàn)
12.3 運(yùn)算器數(shù)據(jù)通路實(shí)驗(yàn)
12.4 數(shù)據(jù)通路實(shí)驗(yàn)
12.5 基于JQ-CE2實(shí)驗(yàn)臺(tái)的基本實(shí)驗(yàn)簡(jiǎn)介
13 課程設(shè)計(jì)
13.1 微程序控制的模型計(jì)算機(jī)的設(shè)計(jì)與調(diào)試
13.2 復(fù)雜的模型計(jì)算機(jī)的設(shè)計(jì)與調(diào)試
13.3 基于MIPS指令系統(tǒng)的多周期CPU設(shè)計(jì)
13.4 基于MIPS指令系統(tǒng)的流水CPU設(shè)計(jì)
參考文獻(xiàn)