VHDL電路設(shè)計(jì)

第1章 概述 　
　1.1 硬件描述語言介紹 　
　1.2 VHDL語言的發(fā)展與特點(diǎn) 　
　1.3 VHDL語言的開發(fā)流程 　
　1.4 可編程邏輯器件簡介 　
　1.5 學(xué)習(xí)小結(jié) 　
　1.6 思考與練習(xí) 　
第2章 數(shù)字邏輯基礎(chǔ) 　
　2.1 邏輯代數(shù)基礎(chǔ) 　
　2.2 組合邏輯電路 　
　2.3 時序邏輯電路 　
　2.4 學(xué)習(xí)小結(jié) 　
　2.5 思考與練習(xí) 　
第3章 VHDL程序結(jié)構(gòu)與要素 　
　3.1 VHDL程序基本結(jié)構(gòu) 　
　3.2 VHDL文字規(guī)則 　
　3.3 VHDL基本數(shù)據(jù)對象與數(shù)據(jù)類型 　
　3.4 VHDL表達(dá)式與運(yùn)算符 　
　3.5 學(xué)習(xí)小結(jié) 　
　3.6 思考與練習(xí) 　
第4章 VHDL基本描述語句 　
　4.1 順序描述語句 　
　4.2 并行描述語句 　
　4.3 屬性描述語句 　
　4.4 學(xué)習(xí)小結(jié) 　
　4.5 思考與練習(xí) 　
第5章 組合邏輯電路的VHDL語言描述 　
　5.1 基本邏輯門電路 　
　5.2 選擇器電路 　
　5.3 編碼器與譯碼器電路 　
　5.4 三態(tài)門及總線緩沖器電路 　
　5.5 加法器電路 　
　5.6 求補(bǔ)器電路 　
　5.7 乘法器電路 　
　5.8 數(shù)值比較器電路 　
　5.9 移位器電路 　
　5.10 學(xué)習(xí)小結(jié) 　
　5.11 思考與練習(xí) 　
第6章 時序邏輯電路的VHDL語言描述 　
　6.1 時序電路的時鐘信號 　　
　6.2 時序電路的復(fù)位信號 　
　6.3 鎖存器電路 　
　6.4 觸發(fā)器電路 　
　6.5 寄存器電路 　
　6.6 計(jì)數(shù)器電路 　
　6.7 學(xué)習(xí)小結(jié) 　
　6.8 思考與練習(xí) 　
第7章 有限狀態(tài)機(jī)的VHDL語言描述 　
　7.1 有限狀態(tài)機(jī)概述 　
　7.2 有限狀態(tài)機(jī)的VHDL語言描述 　
　7.3 Moore型狀態(tài)機(jī)的設(shè)計(jì) 　
　7.4 Mealy型狀態(tài)機(jī)的設(shè)計(jì) 　
　7.5 有限狀態(tài)機(jī)的狀態(tài)編碼 　
　7.6 非法狀態(tài)的處理 　
　7.7 學(xué)習(xí)小結(jié) 　
　7.8 思考與練習(xí) 　
第8章 采用VHDL的數(shù)字系統(tǒng)設(shè)計(jì) 　
　8.1 層次化結(jié)構(gòu)設(shè)計(jì) 　
　8.2 自頂向下的設(shè)計(jì)方法 　
　8.3 庫 　
　8.4 程序包 　
　8.5 配置 　
　8.6 系統(tǒng)設(shè)計(jì)實(shí)例 　
　8.7 學(xué)習(xí)小結(jié) 　
　8.8 思考與練習(xí) 　
第9章 仿真、綜合與優(yōu)化 　
　9.1 仿真 　
　9.2 綜合 　
　9.3 設(shè)計(jì)優(yōu)化 　
　9.4 設(shè)計(jì)實(shí)現(xiàn) 　
　9.5 學(xué)習(xí)小結(jié) 　　
　9.6 思考與練習(xí) 　
第10章 在Quartus II中進(jìn)行電路設(shè)計(jì) 　
　10.1 Quartus II軟件的安裝 　
　10.2 Quartus II軟件的設(shè)計(jì)流程 　
　10.3 設(shè)計(jì)項(xiàng)目輸入 　
　10.4 設(shè)計(jì)項(xiàng)目編譯與仿真 　
　10.5 設(shè)計(jì)項(xiàng)目時序分析 　
　10.6 設(shè)計(jì)項(xiàng)目的下載編程 　
　10.7 學(xué)習(xí)小結(jié) 　
　10.8 思考與練習(xí) 　
附錄A VHDL保留字 　
附錄B 常用邏輯符號對照表 　
附錄C 常用VHDL開發(fā)軟件 　
附錄D 習(xí)題答案 　
參考文獻(xiàn)