現(xiàn)代計算機(jī)組成原理

第1章 概述
1.1 現(xiàn)代計算機(jī)組成原理課的任務(wù)
1.1.1 問題的提出
1.1.2 探索解決問題的方法
1.2 EDA技術(shù)
1.3 FPGA器件
1.3.1 FPGA的發(fā)展歷程
1.3.2 Cyclone系列FPGA
1.4 硬件描述語言VHDL
1.5 EDA設(shè)計流程
1.6 QuartusⅡ簡介
1.7 CISC和RISC處理器
1.8 FPGA在現(xiàn)代計算機(jī)領(lǐng)域中的應(yīng)用
第2章 VHDL與Quartusll應(yīng)用
2.1 VHDL基本語句語法
2.1.1 組合電路的VHDL描述
2.1.2 VHDL語句結(jié)構(gòu)
2.2 時序電路描述
2.2.1 D觸發(fā)器描述
2.2.2 時序描述相關(guān)語法規(guī)則
2.2.3 實現(xiàn)時序電路的VHDL不同表述
2.3 全加器描述及相關(guān)語法
2.3.1 半加器描述
2.3.2 CASE語句
2.3.3 例化語句
2.4 計數(shù)器設(shè)計及相關(guān)語法
2.5 一般計數(shù)器設(shè)計
2.5.1 相關(guān)語法說明
2.5.2 程序功能和語法分析
2.5.3 含并行置位的移位寄存器設(shè)計
2.6 Quartusll6.0使用向?qū)?br />2.6.1 建立工作庫文件夾和編輯設(shè)計文件
2.6.2 創(chuàng)建工程
2.6.3 編譯前設(shè)置
2.6.4 全程編譯
2.6.5 時序仿真
2.6.6 應(yīng)用RTL電路圖觀察器
2.6.7 引腳鎖定設(shè)置和下載
2.6.8 配置文件下載
2.6.9 AS模式和JTAG間接模式編程配置器件
2.7 嵌入式邏輯分析儀使用方法
2.8 原理圖輸入設(shè)計方法
習(xí)題
實驗與設(shè)計
2.1 組合電路的設(shè)計
2.2 時序電路的設(shè)計
2.3 含異步清零和同步時鐘使能的加法計數(shù)器的設(shè)計
2.4 用原理圖輸入法設(shè)計8位全加器
第3章 VHDL深入
3.1 數(shù)據(jù)對象
3.1.1 常數(shù)
3.1.2 變量
3.1.3 信號
3.1.4 進(jìn)程中的信號賦值與變量賦值
3.2 IF語句概述
3.3 進(jìn)程語句歸納
3.3.1 進(jìn)程語句格式
3.3.2 進(jìn)程結(jié)構(gòu)組成
3.3.3 進(jìn)程要點
3.4 并行語句例解
3.5 仿真延時
3.5.1 固有延時
3.5.2 傳輸延時
3.5.3 仿真6
3.6 有限狀態(tài)機(jī)
3.6.1 數(shù)據(jù)類型定義語句
3.6.2 一般有限狀態(tài)機(jī)的設(shè)計
3.6.3 Moore型狀態(tài)機(jī)
3.6.4 Mealy型狀態(tài)機(jī)
3.7 雙向和三態(tài)電路信號賦值
3.7.1 三態(tài)門設(shè)計
3.7.2 雙向端口設(shè)計
3.7.3 三態(tài)總線電路設(shè)計
習(xí)題
實驗與設(shè)計
3.1 7段數(shù)碼顯示譯碼器設(shè)計
3.2 數(shù)控分頻器的設(shè)計
3.3 8位十六進(jìn)制頻率計設(shè)計
3.4 ADC0809采樣控制電路實現(xiàn)
3.5 序列檢測器設(shè)計
第4章 CPU功能模塊設(shè)計
4.1 8位CPU功能與結(jié)構(gòu)
4.2 CPU中的基本部件
4.2.1 算術(shù)邏輯單元
4.2.2 數(shù)據(jù)緩沖寄存器
4.2.3 移位運算器
4.2.4.程序存儲器與數(shù)據(jù)存儲器
4.2.5 先進(jìn)先出存儲器FIFO
4.2.6 流水線乘法累加器
4.2.7 程序計數(shù)器與地址寄存器
4.2.8 指令寄存器
4.2.9 指令譯碼器與控制器
4.2.10 時序產(chǎn)生器
4.3 數(shù)據(jù)通路設(shè)計
4.3.1 模型機(jī)的數(shù)據(jù)通路
4.3.2 模型機(jī)的電路結(jié)構(gòu)
4.4 在系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器應(yīng)用
4.5 嵌入式鎖相環(huán)調(diào)用
4.5.1 建立嵌入式鎖相環(huán)元件
4.5.2 測試鎖相環(huán)
習(xí)題
實驗與設(shè)計
4.1 算術(shù)邏輯運算單元ALU設(shè)計實驗
4.2 帶進(jìn)位算術(shù)邏輯運算單元ALU設(shè)計實驗
4.3 移位運算器設(shè)計實驗
4.4 LPM—ROM實驗
4.5 LPM—RAM實驗
4.6 LPM—FIFO實驗
4.7 FPGA與外部16位：RAM接口實驗
4.8 微控制器實驗1：節(jié)拍脈沖發(fā)生器時序電路實驗
4.9 微控制器實驗2：程序計數(shù)器PC與地址寄存器AR實驗
4.10 微控制器實驗3：微控制器組成實驗
4.11 正弦信號發(fā)生器設(shè)計
第5章 8位CISC計算機(jī)設(shè)計
5.1 8位CPU結(jié)構(gòu)
5.2 指令系統(tǒng)的結(jié)構(gòu)及功能的確定
5.3 8位CPU的硬件系統(tǒng)設(shè)計
5.4 具有移位功能的CPU設(shè)計
5.5 含更多指令的CPU模型機(jī)設(shè)計
5.6 8051單片機(jī)IP軟核應(yīng)用系統(tǒng)構(gòu)建
習(xí)題
實驗與設(shè)計
第6章 16位CISC CPU設(shè)計
6.1 頂層系統(tǒng)設(shè)計
6.2 CPU基本部件設(shè)計
6.3 CPU的時序仿真與實現(xiàn)
6.4 應(yīng)用程序設(shè)計實例
習(xí)題
實驗與設(shè)計
第7章 流水線結(jié)構(gòu)RISC CPU設(shè)計
7.1 流水線的一般概念
7.2 流水線中的主要問題及處理
7.3 流水線的性能評價
習(xí)題
實驗與設(shè)計
第8章 16位流水線CPU設(shè)計
8.1 流水線CPU的結(jié)構(gòu)
8.2 指令系統(tǒng)設(shè)計
8.3 數(shù)據(jù)通路設(shè)計
8.4 流水線各段設(shè)計和功能描述
習(xí)題
實驗與設(shè)計
第9章 32位IP軟核嵌入式系統(tǒng)
9.1 Nios/NiosⅡ軟核處理器
9.2 Nios軟核處理器及其設(shè)計流程
9.3 32位NiosⅡ系統(tǒng)設(shè)計
9.4 自定制Avalon總線外設(shè)
9.5 DMA
9.6 自定制硬件指令
第10章 NiosⅡ嵌入式系統(tǒng)軟硬件設(shè)計
10.1 NiosⅡ基本硬件系統(tǒng)構(gòu)建
10.2 NiosⅡ軟件設(shè)計與運行流程
10.3 加入用戶自定義組件設(shè)計
10.4 加入用戶自定義指令設(shè)計
10.5 Flash編程下載
習(xí)題
實驗與設(shè)計
附錄 GW48-CP+實驗系統(tǒng)相關(guān)資料
一、GW48-CP+系統(tǒng)實驗信號名與芯片引腳對照表
二、實驗電路結(jié)構(gòu)圖
參考文獻(xiàn)