面向CPLD/FPGA的Verilong設(shè)計(jì)

叢書序
前言
第1章　概述
　1.1　可編程器件的定位
　1.2　可編程器件簡介
　1.3　硬件描述語言簡介
器件篇
　第2章　可編程邏輯器件概述
　　2.1　可編程陳列邏輯
　　2.2　通用陣列邏輯
　　2.3　CPLD和FPGA
　第3章　CYCLONE Ⅱ系列FPGA
　　3.1　概述
　　3.2　CYCLONE Ⅱ系列器件的結(jié)構(gòu)
　　3.3　FPGA芯片的配置
　　3.4　小結(jié)
　第4章　使用FPGA的內(nèi)部資源
　　4.1　鎖相環(huán)
　　4.2　隨機(jī)訪問存儲(chǔ)器
語言篇
　第5章　初識(shí)Verilog HDL
　　5.1　Verilog HDL的背景和歷史
　　5.2　Verilog HDL概述
　　5.3　小結(jié)
　第6章　Verilog HDL的語法
　　6.1　詞法約定
　　6.2　數(shù)據(jù)類型
　　6.3　賦值語句
　　6.4　條件結(jié)構(gòu)
　　6.5　循環(huán)結(jié)構(gòu)
　　6.6　任務(wù)和函數(shù)
　　6.7　預(yù)編譯指令
　　6.8　系統(tǒng)任務(wù)和函數(shù)
　　6.9　邏輯驗(yàn)證
　　6.10　小結(jié)
　第7章　組合邏輯電路
　第8章　時(shí)序邏輯電路
　第9章　有限狀態(tài)機(jī)
軟件篇
　第10章　ModelSim簡介
　第11章　Quartus Ⅱ簡介
　第12章　設(shè)計(jì)實(shí)例——典型的數(shù)字系統(tǒng)
參考文獻(xiàn)