面向CPLD/FPGA的Verilong設計

定　價：￥40.00

作　者：	王冠、俞一鳴、等編著
出版社：	機械工業(yè)出版社
叢編項：
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ISBN：	9787111210573	出版時間：	2007-04-01	包裝：	平裝
開本：	16	頁數(shù)：	372	字數(shù)：

內(nèi)容簡介

　　本書從實際設計的角度出發(fā)，翔實地介紹了面向CPLD／FPGA的Verilog設計，使讀者從可編程邏輯器件及硬件描述語言設計兩個方面來掌握實際設計中的方法和技巧。本書分為器件篇、語言篇、軟件篇和實戰(zhàn)篇來介紹相應的知識體系。器件篇著重介紹了Altera公司的CYCKONEⅡ系列FPGA的結(jié)構(gòu)，以及如何使用FPGA器件內(nèi)部的各種資源；語言篇詳細講解了Verilog HDL的相關(guān)內(nèi)容；軟件篇介紹了一款強大的仿真工具ModelSim和Altera公司的集成開發(fā)環(huán)境QuartusⅡ6.0；實戰(zhàn)篇再現(xiàn)了一個數(shù)字系統(tǒng)的設計過程，旨在拋磚引玉，讓初學者能夠快速上手。本書主要供從事CPLD/FPGA設計的工程技術(shù)人員自學或參考，也可作為高等院校電子、通信、計算機等相關(guān)專業(yè)高年級本科生和研究生的參考用書。

作者簡介

暫缺《面向CPLD/FPGA的Verilong設計》作者簡介

圖書目錄

叢書序
前言
第1章　概述
　1.1　可編程器件的定位
　1.2　可編程器件簡介
　1.3　硬件描述語言簡介
器件篇
　第2章　可編程邏輯器件概述
　　2.1　可編程陳列邏輯
　　2.2　通用陣列邏輯
　　2.3　CPLD和FPGA
　第3章　CYCLONE Ⅱ系列FPGA
　　3.1　概述
　　3.2　CYCLONE Ⅱ系列器件的結(jié)構(gòu)
　　3.3　FPGA芯片的配置
　　3.4　小結(jié)
　第4章　使用FPGA的內(nèi)部資源
　　4.1　鎖相環(huán)
　　4.2　隨機訪問存儲器
語言篇
　第5章　初識Verilog HDL
　　5.1　Verilog HDL的背景和歷史
　　5.2　Verilog HDL概述
　　5.3　小結(jié)
　第6章　Verilog HDL的語法
　　6.1　詞法約定
　　6.2　數(shù)據(jù)類型
　　6.3　賦值語句
　　6.4　條件結(jié)構(gòu)
　　6.5　循環(huán)結(jié)構(gòu)
　　6.6　任務和函數(shù)
　　6.7　預編譯指令
　　6.8　系統(tǒng)任務和函數(shù)
　　6.9　邏輯驗證
　　6.10　小結(jié)
　第7章　組合邏輯電路
　第8章　時序邏輯電路
　第9章　有限狀態(tài)機
軟件篇
　第10章　ModelSim簡介
　第11章　Quartus Ⅱ簡介
　第12章　設計實例——典型的數(shù)字系統(tǒng)
參考文獻