EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)

第1章 緒論
　1.1 EDA技術(shù)簡介
　　1.1.1 EDA技術(shù)
　　1.1.2 EDA技術(shù)的發(fā)展和展望
　　1.1.3 EDA集成開發(fā)工具
　1.2 可編程邏輯器件簡介
　　1.2.1 可編程邏輯器件的發(fā)展概況
　　1.2.2 可編程邏輯器件的分類
　　1.2.3 PLD的基本結(jié)構(gòu)和表示方法
　1.3 硬件描述語言簡介
　1.4 數(shù)字系統(tǒng)簡介
　　1.4.1 數(shù)字系統(tǒng)
　　1.4.2 數(shù)字系統(tǒng)的組成
　　1.4.3 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式
　　1.4.4 數(shù)字系統(tǒng)設(shè)計(jì)方法
　思考題與習(xí)題
第2章 復(fù)雜可編程邏輯器件
　2.1 CPLD概述
　2.2 Lattice公司的CPLD
　　2.2.1 ispLSI器件簡介
　　2.2.2 ispLSI器件的結(jié)構(gòu)
　2.3 Altera公司的CPLD
　　2.3.1 MAX器件簡介
　　2.3.2 MAX7000S器件的結(jié)構(gòu)和原理
　思考題與習(xí)題
第3章 現(xiàn)場可編程門陣列
　3.1 FPGA概述
　3.2 Xilinx公司的FPGA
　　3.2.1 XC4000系列器件的結(jié)構(gòu)原理
　　3.2.2 Xilinx公司的其他系列FPGA
　3.3 Altera公司的FPGA
　　3.3.1 FLEX10K系列的FPGA
　　3.3.2 Altera公司的其他系列FPGA
　思考題與習(xí)題
第4章 VHDL硬件描述語言
　4.1 概述
　　4.1.1 VHDL語言簡介
　　4.1.2 VHDL語言特點(diǎn)
　4.2 VHDL語言設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)
　　4.2.1 VHDL語言設(shè)計(jì)實(shí)體的組成
　　4.2.2 VHDL語言的實(shí)體說明
　　4.2.3 VHDL語言的結(jié)構(gòu)體
　4.3 VHDL語言結(jié)構(gòu)體的描述方式
　　4.3.1 結(jié)構(gòu)體的行為描述
　　4.3.2 結(jié)構(gòu)體的數(shù)據(jù)流描述
　　4.3.3 結(jié)構(gòu)體的結(jié)構(gòu)描述
　　4.3.4 結(jié)構(gòu)體的混合描述
　4.4 VHDL語言的庫、程序包及配置
　　4.4.1 VHDL庫
　　4.4.2 VHDL程序包
　　4.4.3 配置
　4.5 VHDL語言的語言要素
　　4.5.1 VHDL語言的文字規(guī)則
　　4.5.2 VHDL語言的數(shù)據(jù)對象
　　4.5.3 VHDL語言的數(shù)據(jù)類型
　　4.5.4 VHDL語言的運(yùn)算符
　　4.5.5 VHDL語言的屬性
　4.6 VHDL語言的描述語句
　　4.6.1 VHDL語言的順序描述語句
　　4.6.2 VHDL語言的并行描述語句
　　4.6.3 VHDL語言的子程序
　4.7 VHDL語言設(shè)計(jì)實(shí)例
　　4.7.1 組合邏輯電路的設(shè)計(jì)
　　4.7.2 時序邏輯電路的設(shè)計(jì)
　　4.7.3 狀態(tài)機(jī)的設(shè)計(jì)
　思考題與習(xí)題
第5章 ispDesignEXPERT開發(fā)軟件
　5.1 ispDesignEXPERT簡介
　5.2 工程項(xiàng)目的基本操作
　　5.2.1 工程項(xiàng)目管理器
　　5.2.2 工程項(xiàng)目的操作
　　5.2.3 設(shè)計(jì)文件的操作
　5.3 原理圖設(shè)計(jì)文件的操作
　　5.3.1 原理圖編輯器
　　5.3.2 原理圖設(shè)計(jì)文件的輸入
　　5.3.3 原理圖設(shè)計(jì)文件的仿真
　　5.3.4 原理圖設(shè)計(jì)文件的編譯
……
第6章 MAX+PlusⅡ開發(fā)軟件
第7章 ISE開發(fā)軟件
第8章 數(shù)字系統(tǒng)的描述方法
第9章 基于PLD的現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)
第10章 數(shù)字系統(tǒng)設(shè)計(jì)選題
縮略語與相關(guān)術(shù)語
參考文獻(xiàn)