CPLD/FPGA設(shè)計(jì)及應(yīng)用

第一章　EDA概述
1.1　EDA技術(shù)的含義　
1.2　EDA技術(shù)的發(fā)展歷史　
1.3　EDA技術(shù)的基本特征　
1.4　EDA技術(shù)的主要內(nèi)容　
1.5　EDA技術(shù)的設(shè)計(jì)流程　
1.6　EDA技術(shù)的發(fā)展趨勢　
第二章　可編程邏輯器件的基本原理　
2.1　專用集成電路設(shè)計(jì)與可編程邏輯器件
2.2　可編程邏輯器件分類　
2.3　可編程邏輯器件的發(fā)展歷程　
2.4　可編程邏輯器件的基本結(jié)構(gòu)　
第三章　Altera的CPLD/FPGA　
3.1　Altera的CPLD/FPGA器件系列
3.2　Altera的CPLD器件　
3.3　Altera的CPLD/FPGA的配置
第四章　VHDL硬件描述語言
4.1　VHDL概述　
4.2　VHDL語言基礎(chǔ)知識
4.4　VHDL的子程序　
第五章　QuartusⅡ開發(fā)軟件　
5.1　QuartusⅡ簡介
5.2　QuartusⅡ原理圖輸入設(shè)計(jì)方法
5.3　QuartusⅡ文本輸入設(shè)計(jì)方法
5.4　QuartusⅡ混合輸入設(shè)計(jì)方法
5.5　QuartusⅡ調(diào)用宏功能模塊的設(shè)計(jì)方法　
第六章　CPLD/FPGA的常用設(shè)計(jì)
6.1　基本數(shù)學(xué)運(yùn)算模塊　
6.2　分頻器設(shè)計(jì)　
6.3　存儲模塊設(shè)計(jì)
6.4　狀態(tài)機(jī)設(shè)計(jì)　
第七章　數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例　
7.1　數(shù)字系統(tǒng)設(shè)計(jì)概述　
7.2　同步信號提取電路的設(shè)計(jì)
7.3　IIR濾波器的設(shè)計(jì)
7.4　DDS及相關(guān)設(shè)計(jì)　
7.5　曼徹斯特編解碼器　
7.6　交織/解交織器的設(shè)計(jì)
第八章　CPLD/FPGA設(shè)計(jì)中的基本問題
8.1　有限字長的影響　
8.2　時(shí)鐘問題　
8.3　清零和置位信號　
8.4　毛刺的產(chǎn)生及消除　
參考文獻(xiàn)