實(shí)用C語(yǔ)言FPGA編程

譯者序
序言
前言
致謝
第1章 一種計(jì)算平臺(tái)——FPGA
1.1 FPGA簡(jiǎn)介
1.2 基于FPGA的可編程硬件平臺(tái)
1.3 提高性能而降低成本
1.4 工具的作用
1.5 將FPGA作為嵌入式軟件平臺(tái)
1.6 編程抽象的重要性
1.7 C語(yǔ)言何時(shí)適用于FPGA設(shè)計(jì)？
1.8 如何使用本書？
第2章 可編程平臺(tái)的發(fā)展
2.1 可編程邏輯的起源
2.2 可重編程性、硬件描述語(yǔ)言和FPGA的發(fā)展
2.3 可編程片上系統(tǒng)
2.4 FPGA并行計(jì)算
2.5 本章小結(jié)
第3章 基于FPGA應(yīng)用的編程模型
3.1 并行處理模型
3.2 FPGA作為并行機(jī)
3.3 并行編程
3.4 通信進(jìn)程編程模型
3.5 Impulse C編程模型
3.6 本章小結(jié)
第4章 Impulse C介紹
4.1 Impulse C的目標(biāo)
4.2 Impulse C編程模型
4.3 一個(gè)最小的Impulse C程序
4.4 進(jìn)程、流、信號(hào)和存儲(chǔ)器
4.5 Impulse C中的有符號(hào)和無(wú)符號(hào)數(shù)據(jù)類型
4.6 理解進(jìn)程
4.7 理解流
4.8 使用輸出流
4.9 使用輸入流
4.10 避免流死鎖
4.11 創(chuàng)建和使用信號(hào)
4.12 理解寄存器
4.13 使用共享存儲(chǔ)器
4.14 存儲(chǔ)器和流的性能考慮
4.15 本章小結(jié)
第5章 描述FIR濾波器
5.1 設(shè)計(jì)概述
5.2 FIR濾波器硬件進(jìn)程
5.3 軟件測(cè)試平臺(tái)
5.4 桌面仿真
5.5 應(yīng)用監(jiān)控
5.6 本章小結(jié)
第6章 生成FPGA硬件
6.1 硬件生成流程
6.2 理解生成的結(jié)構(gòu)
6.3 流和信號(hào)接口
6.4 使用HDL仿真來(lái)理解流協(xié)議
6.5 調(diào)試生成的硬件
6.6 硬件生成重要事項(xiàng)
6.7 有效利用優(yōu)化器
6.8 硬件進(jìn)程的語(yǔ)言約束
6.9 本章小結(jié)
第7章 增加語(yǔ)句級(jí)并行
7.1 FPGA計(jì)算模型
7.2 C語(yǔ)言語(yǔ)義和并行
7.3 利用指令級(jí)并行
7.4 限制指令級(jí)
7.5 循環(huán)展開(kāi)
7.6 理解流水線
7.7 本章小結(jié)
第8章 將已有的C應(yīng)用程序移植到Impulse C
8.1 3-DES算法
8.2 把算法轉(zhuǎn)化成數(shù)據(jù)流模型
8.3 進(jìn)行軟件仿真
8.4 編譯成硬件
8.5 初步硬件分析
8.6 本章小結(jié)
第9章 創(chuàng)建嵌入式測(cè)試平臺(tái)
9.1 一種混合式軟硬件方法
9.2 用嵌入式處理器作為測(cè)試生成器
9.3 硬件仿真器的作用
9.4 3-DES算法的硬件測(cè)試
9.5 軟件流的宏接口
9.6 構(gòu)建測(cè)試系統(tǒng)
9.7 本章小結(jié)
第10章 面向FPGA性能優(yōu)化C代碼
10.1 針對(duì)性能重新考慮算法
10.2 改進(jìn)1：引入循環(huán)，減小規(guī)模
10.3 改進(jìn)2：數(shù)組拆分
10.4 改進(jìn)3：提高流的性能
10.5 改進(jìn)4：循環(huán)展開(kāi)
10.6 改進(jìn)5：主循環(huán)流水線化
10.7 本章小結(jié)
第11章 描述系統(tǒng)級(jí)的并行性
11.1 設(shè)計(jì)概要
11.2 執(zhí)行桌面仿真
11.3 改進(jìn)1：創(chuàng)建8位并行濾波器
11.4 改進(jìn)2：創(chuàng)建一個(gè)系統(tǒng)級(jí)的流水線
11.5 將應(yīng)用移至硬件
11.6 本章小結(jié)
第12章 將Impulse C與嵌入式操作系統(tǒng)相結(jié)合
12.1 μClinux操作系統(tǒng)
12.2 一個(gè)μClinux演示項(xiàng)目
12.3 本章小結(jié)
第13章 Mandelbrot圖像生成
13.1 設(shè)計(jì)概述
13.2 用C語(yǔ)言描述算法
13.3 創(chuàng)建定點(diǎn)數(shù)等價(jià)算法
13.4 創(chuàng)建一個(gè)流版本
13.5 算法并行化
13.6 未來(lái)的優(yōu)化
13.7 本章小結(jié)
第14章 FPGA計(jì)算的未來(lái)
14.1 FPGA作為高性能計(jì)算機(jī)
14.2 FPGA計(jì)算的未來(lái)
14.3 本章小結(jié)
附錄A 獲取嵌入式FPGA處理器最大限度的輸出
附錄B 生成定制流接口
附錄C Impulse C函數(shù)參考
附錄D 3-DES源代碼清單
附錄E 圖像濾波器清單
附錄F 部分參考文獻(xiàn)
索引