計(jì)算機(jī)組成與結(jié)構(gòu)（第4版）

第l章　計(jì)算機(jī)系統(tǒng)概論
　1.1　計(jì)算機(jī)的語言
　1.2　計(jì)算機(jī)的硬件
　1.3　計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)
　1.4　電子計(jì)算機(jī)的發(fā)展簡史　
　1.5　計(jì)算機(jī)的應(yīng)用
　1.6　計(jì)算機(jī)網(wǎng)絡(luò)
　 1.6.1　計(jì)算機(jī)網(wǎng)絡(luò)基礎(chǔ)知識(shí)
　1.6.2　局域網(wǎng)
　 1.6.3　廣域網(wǎng)和網(wǎng)絡(luò)協(xié)議(ISO/OSI基本參考模型、TCP/IP協(xié)議)
　 1.6.4　網(wǎng)絡(luò)互連設(shè)備
習(xí)題
第2章　計(jì)算機(jī)的邏輯部件
　2.1　計(jì)算機(jī)中常用的組合邏輯電路
　 2.1.1　三態(tài)電路
　 2.1.2　異或門及其應(yīng)用
　 2.1.3　加法器
　 2.1.4　算術(shù)邏輯單元
　 2.1.5　譯碼器　
　　2.1.6　數(shù)據(jù)選擇器
　2.2　時(shí)序邏輯電路
　 2.2.1　觸發(fā)器
　 2.2.2　寄存器和移位寄存器
　 2.2.3　計(jì)數(shù)器
　2.3　陣列邏輯電路
　 2.3.1　只讀存儲(chǔ)器(ROM)
　 2.3.2　可編程序邏輯陣列(PLA)
　 2.3.3　可編程序陣列邏輯(PAL)
　 2.3.4　通用陣列邏輯(GAL)
　 2.3.5 門陣列(GA)、宏單元陣列(MCA)、標(biāo)準(zhǔn)單元陣列(SCA)
　 2.3.6　可編程序門陣列(PGA)
　習(xí)題
第3章 運(yùn)算方法和運(yùn)算部件
3.1 數(shù)據(jù)的表示方法和轉(zhuǎn)換
3.1.1　數(shù)值型數(shù)據(jù)的表示和轉(zhuǎn)換
3.1.2　十進(jìn)制數(shù)的編碼與運(yùn)算
3.2　帶符號(hào)的二進(jìn)制數(shù)據(jù)在計(jì)算機(jī)中的表示方法及加減法運(yùn)算
3.2.1　原碼、補(bǔ)碼、反碼及其加減法運(yùn)算
3.2.2　加減法運(yùn)算的溢出處理
3.2.3　定點(diǎn)數(shù)和浮點(diǎn)數(shù)
3.3　二進(jìn)制乘法運(yùn)算
3.3.1　定點(diǎn)數(shù)一位乘法
3.3.2　定點(diǎn)數(shù)二位乘法
3.3.3　陣列乘法器
3.4　二進(jìn)制除法運(yùn)算
3.4.1　定點(diǎn)除法運(yùn)算
3.4.2　提高除法運(yùn)算速度的方法舉例
3.5　浮點(diǎn)數(shù)的運(yùn)算方法
3.5.1　浮點(diǎn)數(shù)的加減法運(yùn)算
3.5.2　浮點(diǎn)數(shù)的乘除法運(yùn)算
3.6　運(yùn)算部件
3.7　數(shù)據(jù)校驗(yàn)碼
3.7.1　奇偶校驗(yàn)碼
3.7.2　海明校驗(yàn)碼
3.7.3 循環(huán)冗余校驗(yàn)(cRC)碼
習(xí)題
第4章　主存儲(chǔ)器
4.1　主存儲(chǔ)器處于全機(jī)中心地位
4.2　主存儲(chǔ)器分類
　4.3　主存儲(chǔ)器的主要技術(shù)指標(biāo)
　4.4　主存儲(chǔ)器的基本操作
4.5　讀/寫存儲(chǔ)器
4.6　非易失性半導(dǎo)體存儲(chǔ)器
4.7　DRAM的研制與發(fā)展
4.8　半導(dǎo)體存儲(chǔ)器的組成與控制
4.9　多體交叉存儲(chǔ)器
4.9.1　編址方式
4.9.2　重疊與交叉存取控制
習(xí)題
第5章　指令系統(tǒng)
第6章　中央處理器
第7章　存儲(chǔ)系統(tǒng)
第8章　輔助存儲(chǔ)器
第9章　輸入輸出(I/O）設(shè)備
第10章　輸入輸出（I/O）系統(tǒng)
第11章　計(jì)算機(jī)系統(tǒng)
第12章　計(jì)算機(jī)硬件設(shè)計(jì)和實(shí)現(xiàn)導(dǎo)論
習(xí)題答案
參考文獻(xiàn)