Verilog數(shù)字系統(tǒng)設(shè)計(jì)：RTL綜合、測試平臺(tái)與驗(yàn)證（第二版）

定　價(jià)：￥29.00

作　者：	（美）納瓦畢著，李廣軍等譯
出版社：	電子工業(yè)出版社
叢編項(xiàng)：	國外電子與通信教材系列
標(biāo)　簽：	算法語言

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ISBN：	9787121047671	出版時(shí)間：	2007-08-01	包裝：	平裝
開本：	16開	頁數(shù)：	275	字?jǐn)?shù)：

內(nèi)容簡介

　　本書主要講述基于IEEE Std 1364—2001版本的Verilog硬件描述語言，著重講述了如何Verilog進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)、驗(yàn)證及綜合。根據(jù)數(shù)字集成電路設(shè)計(jì)的工程需求，本書重點(diǎn)關(guān)testbench的設(shè)計(jì)編寫、驗(yàn)證和測試技術(shù)，深入講述基于VerilogHDL的開關(guān)級(jí)、門級(jí)、寄存器傳輸（RTL）、行為級(jí)和系統(tǒng)級(jí)建模技術(shù)，從而使讀者能盡快掌握硬件電路和系統(tǒng)的高效Verilog編程技術(shù)。書中把RTL描述、電路綜合和testbench驗(yàn)證測試技術(shù)緊密結(jié)合，給出了多個(gè)從設(shè)計(jì)描述到驗(yàn)證的RTL數(shù)字電路模塊和系統(tǒng)的設(shè)計(jì)實(shí)例。本書的設(shè)計(jì)與講解由淺入深，對(duì)于ASIC設(shè)計(jì)工程師來說，本書是一本非常好的自學(xué)教材，既適合高年級(jí)本科生作為教材，也適合研究生第一年的課程需求。作為本科生和研究的數(shù)字系統(tǒng)設(shè)計(jì)知識(shí)和計(jì)算機(jī)組織結(jié)構(gòu)知識(shí)的補(bǔ)充，本書也很有價(jià)值。

作者簡介

暫缺《Verilog數(shù)字系統(tǒng)設(shè)計(jì)：RTL綜合、測試平臺(tái)與驗(yàn)證（第二版）》作者簡介

圖書目錄

第1章　基于Verilog的數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)代
　1.1　數(shù)字設(shè)計(jì)流程
　　1.1.1　設(shè)計(jì)輸入
　　1.1.2　Verilog中的測試平臺(tái)
　　1.1.3　設(shè)計(jì)確認(rèn)
　　1.1.4　編譯和綜合
　　1.1.5　綜合后仿真
　　1.1.6　時(shí)序分析
　　1.1.7　生成硬件電路
　1.2 Verilog硬件描述語言
　　1.2.1　Verilog的演進(jìn)
　　1.2.2　Verilog的屬性
　　1.2.3　Verilog語言
　1.3　小結(jié)
　習(xí)題
　參考文獻(xiàn)
第2章　Verilog的寄存器傳輸級(jí)設(shè)計(jì)
　2.1　寄存器傳輸級(jí)設(shè)計(jì)
　　2.1.1　控制部分和數(shù)據(jù)部分的劃分
　　2.1.2　數(shù)據(jù)部分
　　2.1.3　控制部分
　2.2　Verilog基礎(chǔ)
　　2.2.1　硬件模塊
　　2.2.2　原語例化
　　2.2.3　連續(xù)賦值
　　2.2.4　條件表達(dá)式
　　2.2.5　過程塊
　　2.2.6　模塊例化
　2.3　Verilog中的元件描述　
　　2.3.1　數(shù)據(jù)元件
　　2.3.2　控制器
　2.4　測試平臺(tái)
　　2.4.1　一個(gè)簡單的測試?yán)?br />　　2.4.2　任務(wù)和函數(shù)
　2.5　小結(jié)
　　習(xí)題
　　參考文獻(xiàn)
第3章　Verilog語言的概念
　3.1　硬件描述語言的特征
　　3.1.1　時(shí)序
　　3.1.2　并發(fā)性
　　3.1.3　時(shí)序和并發(fā)性的例子
　3.2　模塊基礎(chǔ)知識(shí)
　　3.2.1　代碼格式
　　3.2.2　邏輯值系統(tǒng)
　　3.2.3　網(wǎng)線和變量
　　3.2.4　模塊
　　3.2.5　模塊的端口
　　3.2.6　命名
　　3.2.7　數(shù)字
　　3.2.8　數(shù)組
　　3.2.9　Verilog運(yùn)算符
　　2.2.10　Verilog的數(shù)據(jù)類型
　　3.2.11　數(shù)組標(biāo)號(hào)
　3.3　Verilog仿真模型
　　3.3.1　連續(xù)賦值語句
　　3.3.2　過程賦值語句
　3.4　編譯指令
　　……
第4章　組合電路描述
第5章　時(shí)序電路描述
第6章　設(shè)計(jì)的測試與驗(yàn)證
第7章　詳細(xì)建模
第8章　RTL設(shè)計(jì)與測試
附錄A　關(guān)鍵字列表
附錄B　常用的系統(tǒng)任務(wù)和函數(shù)
附錄C　編譯指令
附錄D　Verilog 正式語法定義　
附錄E　Verilog斷言監(jiān)視器