計算機系統(tǒng)結構

第1章  計算機系統(tǒng)結構概論
1.1 概述1
1.1.1 計算機系統(tǒng)組成與系統(tǒng)結構的概念1
1.1.2 語言與系統(tǒng)結構設計4
1.1.3 軟件與系統(tǒng)結構設計6
1.1.4 應用需求與系統(tǒng)結構設計8
1.1.5 器件與系統(tǒng)結構設計11
1.2 計算機系統(tǒng)的分類13
1.2.1 應用分類13
1.2.2 結構分類15
1.2.3 并行性分類18
1.3 計算機指令集系統(tǒng)結構20
1.3.1 指令系統(tǒng)設計20
1.3.2 指令的數(shù)據(jù)訪問方式25
1.3.3 指令設計風格28
1.4 計算機的性能評價31
1.4.1 性能的衡量31
1.4.2 性能的簡單分析33
1.4.3 性能的模擬35
1.4.4 性能的測試36
1.4.5 性能評價結果的統(tǒng)計和比較41
1.4.6 阿姆達爾定律44
習題45
第2章  計算機微觀系統(tǒng)結構
2.1 指令級并行性51
2.1.1 基本的指令流水線52
2.1.2 指令的相關性53
2.2 動態(tài)指令調度63
2.2.1 基本思想64
2.2.2 記分牌方法68
2.2.3 Tomasulo調度法70
2.3 分支預測75
2.3.1 分支預測75
2.3.2 分支目標緩存80
2.4 多重啟動81
2.5 推測執(zhí)行87
2.6 靜態(tài)指令調度94
2.6.1 靜態(tài)指令調度94
2.6.2 靜態(tài)多重指令啟動100
2.6.3 軟件流水105
2.7 靜態(tài)全局指令調度108
2.7.1 路徑調度108
2.7.2 全局指令調度110
2.7.3 條件指令111
2.8 微觀系統(tǒng)結構實例114
2.8.1 P6微系統(tǒng)結構114
2.8.2 奔騰4的NetBurst微系統(tǒng)結構116
2.8.3 SSE技術118
2.8.4 Core微系統(tǒng)結構119
2.8.5 IA64系統(tǒng)結構121
習題123
第3章  計算機存儲系統(tǒng)
3.1 主存儲器134
3.2 cache139
3.2.1 cache的地址映像140
3.2.2 cache的替換策略145
3.2.3 cache的更新策略146
3.2.4 cache的性能評價149
3.3 輔助cache155
3.3.1 寫緩存155
3.3.2 蹤跡cache157
3.3.3 替換cache159
3.3.4 偽相聯(lián)cache161
3.3.5 cache預取162
3.4 多級cache164
3.5 虛擬存儲器與cache169
3.5.1 虛擬存儲器169
3.5.2 實地址cache172
3.5.3 虛地址cache173
習題174
第4章  輸入/輸出系統(tǒng)
4.1 輸入/輸出系統(tǒng)結構181
4.1.1 輸入/輸出總線181
4.1.2 交換式輸入/輸出結構187
4.1.3 輸入/輸出系統(tǒng)的性能189
4.2 海量存儲系統(tǒng)193
4.2.1 RAID系統(tǒng)193
4.2.2 存儲域網絡198
4.3 輸入/輸出總線實例204
4.3.1 USB總線204
4.3.2 PCI Express總線213
習題218
第5章  并行計算機系統(tǒng)結構
5.1 并行處理器系統(tǒng)221
5.1.1 集中式和分布式存儲器系統(tǒng)222
5.1.2 均勻訪存與非均勻訪存系統(tǒng)224
5.1.3 芯片級并行系統(tǒng)與系統(tǒng)級并行系統(tǒng)226
5.1.4 并行處理器系統(tǒng)的性能229
5.2 并行計算機的互聯(lián)網絡231
5.2.1 互聯(lián)網絡的分類231
5.2.2 互聯(lián)網絡的特性233
5.2.3 靜態(tài)互聯(lián)網絡236
5.2.4 動態(tài)互聯(lián)網絡241
5.3 芯片級并行性249
5.3.1 多線程并行性249
5.3.2 多核并行性255
5.3.3 芯片級互聯(lián)網絡257
5.3.4 并行處理器芯片實例259
5.4 系統(tǒng)級并行性262
5.4.1 板級并行系統(tǒng)262
5.4.2 集群并行系統(tǒng)264
5.4.3 分布式系統(tǒng)271
習題273
第6章  并行計算機的同步與通信
6.1 并行計算機系統(tǒng)的通信277
6.1.1 共享存儲器通信278
6.1.2 互聯(lián)網絡的消息傳遞通信282
6.2 cache與存儲器數(shù)據(jù)一致性288
6.2.1 cache一致性概念288
6.2.2 總線監(jiān)測方法291
6.2.3 目錄表方法295
6.2.4 存儲器數(shù)據(jù)一致性297
6.2.5 支持數(shù)據(jù)一致性的通信接口299
6.3 并行計算機的同步302
6.3.1 硬件原語302
6.3.2 用一致性機制實現(xiàn)鎖304
6.3.3 屏障同步305
6.3.4 事務存儲器309
6.3.5 同步與多線程311
6.4 并行計算機程序的軟件支持313
6.4.1 并行程序的概念313
6.4.2 OpenMP320
6.4.3 MPI326
6.4.4 其他并行程序軟件工具329
習題332
參考文獻338