高級(jí)驗(yàn)證方法學(xué)

緒論
第1章 驗(yàn)證原理
1.1 驗(yàn)證基礎(chǔ)
1.2 第一個(gè)驗(yàn)證平臺(tái)
1.3 第二個(gè)驗(yàn)證平臺(tái)
1.4 總結(jié)
第2章 AVM綜述
2.1 重用
2.2 驗(yàn)證組件和接口
2.3 層次化結(jié)構(gòu)的驗(yàn)證平臺(tái)
2.4 兩個(gè)域
2.5 基于SystemVerilog AVM概述
2.6 總結(jié)
第3章 面向?qū)ο蟪绦蛟O(shè)計(jì)的基本原理
3.1 面向過程vs.面向?qū)ο?br /> 3.2 類和對(duì)象
3.3 對(duì)象間關(guān)系
3.4 虛函數(shù)和多態(tài)
3.5 通用程序設(shè)計(jì)
3.6 作為組件的對(duì)象
3.7 OOP和驗(yàn)證
第4章 TLM介紹
4.1 抽象(Abstraction)
4.2 事務(wù)的定義(Definilion of a Transaction)
4.3 組件間的通信(Communicating ComF)onents)
4.4 使用通道(channel)來隔離組件
4.5 事務(wù)級(jí)連接(Forming a Transation—Level Connection)
4.6 小結(jié)
第5章 Sustem Vererilog中的AVM機(jī)制
5.1 接口
5.2 連接組件
5.3 創(chuàng)建環(huán)境
5.4 連接硬件
5.5 報(bào)告
5.6 總結(jié)
第6章 驗(yàn)證平臺(tái)基礎(chǔ)
6.1 一個(gè)簡(jiǎn)單的存儲(chǔ)器設(shè)計(jì)
6.2 激勵(lì)產(chǎn)生器
6.3 監(jiān)視器
6.4 三類狀態(tài)機(jī)
6.5 驅(qū)動(dòng)器
6.6 總結(jié)
第7章 完整的驗(yàn)證平臺(tái)
7.1 分析端口和分析組件
7.2 記分板
7.3 覆蓋率
7.4 注入錯(cuò)誤
7.5 總結(jié)
第8章 逐步優(yōu)化
8.1 事務(wù)級(jí)設(shè)計(jì)
8.2 RiiL替換
8.3 FPU作為黃金模型
8.4 小結(jié)
第9章 驗(yàn)證平臺(tái)中的模塊
9.1 非流水型總線實(shí)例
9.2 基于模塊的斷言監(jiān)視器
9.3 總線功能模型(BFM)
9.4 總結(jié)
第10章 隨機(jī)驗(yàn)證
10.1 CRV方法概述
10.2 對(duì)類加入隨機(jī)
10.3 用繼承來實(shí)現(xiàn)層次約束
10.4 動(dòng)態(tài)修改約束
10.5 過度約束
10.6 設(shè)定成員
10.7 動(dòng)態(tài)數(shù)組
10.8 每個(gè)設(shè)計(jì)／每個(gè)測(cè)試配置
10.9 約束設(shè)計(jì)
10.10 類工廠
10.11 狀態(tài)決定約束實(shí)例
10.12 AVM隨機(jī)激勵(lì)生成器
第11章 AVM與System Verilog和SustemC
11.1 對(duì)象模型
11.2 對(duì)象的支持
11.3 封裝行為
11.4 隨機(jī)化
11.5 實(shí)例化與細(xì)節(jié)構(gòu)建
11.6 事務(wù)級(jí)連接
11.7 執(zhí)行階段
11.8 創(chuàng)建完整的驗(yàn)證平臺(tái)架構(gòu)
11.9 選擇SystemVerilog或systemc
附錄A 符號(hào)說明
附錄B 命名約定
附錄C AVM百科全書
附錄D Apache許可證
參考書目