FPGA設(shè)計指南：器件、工具和流程

前言
第1章 概論
1.1 什么是FPGA
1.2 FPGA為什么令人感興趣
1.3 FPGA的用途
1.4 本書內(nèi)容
1.5 本書不包括什么
1.6 讀者對象
第2章 基本概念
2.1 FPGA的核心
2.2 簡單的可編程功能
2.3 熔絲連接技術(shù)
2.4 反熔絲技術(shù)
2.5 掩模編程器件
2.6 PROM
2.7 基于EPROM的技術(shù)
2.8 基于EEPROM的技術(shù)
2.9 基于閃存的技術(shù)
2.10 基于SRAM的技術(shù)
2.11 小結(jié)
第3章 FPGA的起源
3.1 相關(guān)的技術(shù)
3.2 晶體管
3.3 集成電路
3.4 SRAM/DRAM和微處理器
3.5 SPLD和CPLD
3.5.1 PROM
3.5.2 PLA
3.5.3 PAL和GAL
3.5.4 其他可編程選擇
3.5.5 CPLD
3.5.6 ABEL、CUPL、PALASM、JEDEC等
3.6 專用集成電路(門陣列等)
3.6.1 全定制
3.6.2 Micromatrix和Micromosaic
3.6.3 門陣列
3.6.4 標(biāo)準(zhǔn)單元器件
3.6.5 結(jié)構(gòu)化ASIC
3.7 FPGA
3.7.1 FPGA平臺
3.7.2 FPGA-ASIC混合
3.7.3 FPGA廠商如何設(shè)計芯片
第4章 FPGA結(jié)構(gòu)的比較
4.1 一點提醒
4.2 一些背景信息
4.3 反熔絲與SRAM與其他
4.3.1 基于SRAM的器件
4.3.2 以SRAM為基礎(chǔ)器件的安全問題和解決方案
4.3.3 基于反熔絲的器件
4.3.4 基于EPROM的器件
4.3.5 基于E2PROM/FLASH的器件
4.3.6 FLASH-SRAM混合器件
4.3.7 小結(jié)
4.4 細(xì)粒、中等微粒和粗粒結(jié)構(gòu)
4.5 MUX與基于LUT的邏輯塊
4.5.1 基于MUX的結(jié)構(gòu)
4.5.2 基于LUT的結(jié)構(gòu)
4.5.3 基于MUX還是基于LUT
4.5.4 3、4、5或6輸入LUT
4.5.5 LUT與分布RAM與SR
4.6 CLB、LAB與suces
4.6.1 Xlilinx邏輯單元
4.6.2 Altm.a邏輯部件
4.6.3 slicing和dicing
4.6.4 CLB和LAB
4.6.5 分布RAM和移位寄存器
4.7 快速進(jìn)位鏈
4.8 內(nèi)嵌RAM
4.9 內(nèi)嵌乘法器、加法器、MAC等
4.10 內(nèi)嵌處理器核(硬的和軟的)
4.10.1 硬微處理器核
4.10.2 軟微處理器核
4.11 時鐘樹和時間管理器
4.11.1 時鐘樹
4.11.2 時鐘管理器
4.12 通用I/O
4.12.1 可配置I/O標(biāo)準(zhǔn)
4.12.2 可配置I/O阻抗
4.12.3 核與I/O電壓
4.13 吉比特傳輸
4.14 硬IP、軟IP和固IP
4.15 系統(tǒng)門與實際的門
4.16 FPGA年
第5章 FPGA編程(配置)
5.1 引言
5.2 配置文件
5.3 配置單元
5.4 基于反熔絲的FPGA
5.5 基于SRAM的FPGA
5.5.1 迅速的過程欺騙了眼睛
5.5.2 對嵌入式(塊)RAM、分布RAM編程
5.5.3 多編程鏈
5.5.4 器件的快速重新初始化
5.6 使用配置端口
5.6.1 FPGA作為主設(shè)備串行下載
5.6.2 FPGA作為主設(shè)備并行下載
5.6.3 FPGA作為從設(shè)備并行下載
5.6.4 FPGA作為從設(shè)備串行下載
5.7 使用JTAG端口
5.8 使用嵌入式處理器
第6章 誰在參與游戲
6.1 引言
6.2 FPGA和FPAA提供商
6.3 FPNA提供商
6.4 全線EDA提供商
6.5 專業(yè)FPGA和獨立EDA提供商
6.6 使用專門工具的FPGA設(shè)計顧問
6.7 開源、免費(fèi)和低成本的設(shè)計工具
第7章 FPGA與ASIC設(shè)計風(fēng)格
7.1 引言
7.2 編碼風(fēng)格
7.3 流水線和邏輯層次
7.3.1 什么是流水線
7.3.2 電子系統(tǒng)中的流水線
7.3.3 邏輯層次
7.4 異步設(shè)計實踐
7.4.1 異步結(jié)構(gòu)
7.4.2 組合回路
7.4.3 延遲鏈
7.5 時鐘考慮
7.5.1 時鐘域
7.5.2 時鐘平衡
7.5.3 門控時鐘與使能時鐘
7.5.4 PLL和時鐘調(diào)節(jié)電路
7.5.5 跨時鐘域數(shù)據(jù)傳輸?shù)目煽啃?br /> 7.6 寄存器和鎖存器考慮
7.6.1 鎖存器
7.6.2 具有“置位”和“復(fù)位”輸入的觸發(fā)器
7.6.3 全局復(fù)位和初始化條件
7.7 資源共享(時分復(fù)用)
7.7.1 使用它或者放棄它
7.7.2 其他內(nèi)容
7.8 狀態(tài)機(jī)編碼
7.9 測試方法學(xué)
第8章 基于原理圖的設(shè)計流程
8.1 往昔的時光
8.2 EDA初期
8.2.l 前端工具，如邏輯仿真
8.2.2 后端工具如版圖設(shè)計
8.2.3 CAE+CAD=EDA
8.3 簡單的原理圖驅(qū)動ASIC設(shè)計流程
8.4 簡單(早期)的原理圖驅(qū)動FPGA設(shè)計流程
8.4.1 映射
8.4.2 包裝
8.4.3 布局和布線
8.4.4 時序分析和布局布線后仿真
8.5 平坦的原理圖與分層次的原理圖
8.5.1 沉悶的扁平原理圖
8.5.2 分等級(基于模塊)的原理圖
8.6 今天的原理圖驅(qū)動設(shè)計流程
第9章 基于HDL的設(shè)計流程
9.1 基于原理圖流程的問題
9.2 基于HDL設(shè)計流程的出現(xiàn)
9.2.1 不同的抽象層次
9.2.2 早期基于HDL的ASIC設(shè)計流程
9.2.3 早期基于HDL的FPGA設(shè)計流程
9.2.4 知道結(jié)構(gòu)的FPGA流程
9.2.5 邏輯綜合與基于物理的綜合
9.3 圖形設(shè)計輸入的生活
9.4 絕對過剩的HDL
9.4.1 Verilo HDL
9.4.2 VHDL和VITAL
9.4.3 混合語言設(shè)計
9.4.4 LIDL/I
9.4.5 Superlog和SystemVerilog
9.4.6 SystemC
9.5 值得深思的事
9.5.1 擔(dān)心，非常擔(dān)心
9.5.2 串行與并行多路復(fù)用器
9.5.3 小心鎖存器
9.5.4 聰明地使用常量
9.5.5 資源共用考慮
9.5.6 還有一些不可忽視的內(nèi)容
第10章 FPGA設(shè)計中的硅虛擬原型
10.1 什么是硅虛擬原型
10.2 基于ASIC的SVP方法
10.2.1 門級SVP(由快速綜合產(chǎn)生)
10.2.2 門級SVP(由基于增益的綜合產(chǎn)生)
10.2.3 團(tuán)簇SVP
10.2.4 基于RTL的SVP
10.3 基于FPGA的SVP
10.3.1 交互式操作
10.3.2 增量式布局布線
10.3.3 基于RTL的FPGA SVP
第11章 基于C/C++等語言的設(shè)計流程
11.1 傳統(tǒng)的HDL設(shè)計流程存在的問題
11.2 C對C++與并行執(zhí)行對順序執(zhí)行
11.3 基于SystemC的設(shè)計流程
11.3.1 什么是SystemC以及它從哪里來
11.3.2 SystemC 1.0
11.3.3 SystemC 2.0
11.3.4 抽象級
11.3.5 基于SystemC設(shè)計流程的可選方案
11.3.6 要么喜愛它，要么討厭它
11.4 基于增強(qiáng)型C/C++的設(shè)計流程
11.4.1 什么是增強(qiáng)型C/C++
11.4.2 可選擇的增強(qiáng)型C/C++設(shè)計流程
11.5 基于純C/C++的設(shè)計流程
11.6 綜合的不同抽象級別
11.7 混合語言設(shè)計和驗證環(huán)境
第12章 基于DSP的設(shè)計流程
12.1 DSP簡介
12.2 可選擇的DSP實現(xiàn)方案
12.2.1 隨便選一個器件，不過不要讓我看到是哪種器件
12.2.2 系統(tǒng)級評估和算法驗證
12.2.3 在DSP內(nèi)核中運(yùn)行的軟件
12.2.4專用：DSP硬件
12.2.5 與DSP相關(guān)的嵌入式FPGA資源
12.3 針對DSP的以FPGA為中心的設(shè)計流程
12.3.1 專用領(lǐng)域語言
12.3.2 系統(tǒng)級設(shè)計和仿真環(huán)境
12.3.3 浮點與定點表示
12.3.4 系統(tǒng)/算法級向PTL的轉(zhuǎn)換(手工轉(zhuǎn)換)
12.3.5 系統(tǒng)/算法級向RTL的轉(zhuǎn)換(自動生成)
12.3.6 系統(tǒng)/算法級向C/C++的轉(zhuǎn)換
12.3.7 模塊級IP環(huán)境
12.3.8 別忘了測試平臺
12.4 DSP與VHDL/Vetilog混合設(shè)計環(huán)境
第13章 基于嵌入式處理器的設(shè)計流程
13.1 引言
13.2 硬核與軟核
13.2.1 硬核
13.2.2 微處理器軟核
13.3 將設(shè)計劃分為硬件和軟件部分
13.4 硬件和軟件的世界觀
13.5 利用FPGA作為自身的開發(fā)環(huán)境
13.6 增強(qiáng)設(shè)計的可見性
13.7 其他一些混合驗證方法
13.7.1 RTL(VHDL或Verilog)
13.7.2 C/C++、systemC等
13.7.3 硬件模擬器申的物理芯片
13.7.4 指令集仿真器
13.8 一個相當(dāng)巧妙的設(shè)計環(huán)境
第14章 模塊化設(shè)計和增量設(shè)計
14.1 將設(shè)計作為一個大的模塊進(jìn)行處理
14.2 將設(shè)計劃分為更小的模塊
14.2.1 模塊化設(shè)計
14.2.2 增量設(shè)計
14.2.3 存在的問題
14.3 總有其他辦法
第15章高速設(shè)計與其他PCB設(shè)計注意事項
15.1 開始之前
15.2 我們都很年輕，因此
15.3 變革的時代
15.4 其他注意事項
15.4.1 高速設(shè)計
15.4.2 信號完整性分析
15.4.3 SPICE與IBIS
15.4.4 起動功率
15.4.5 使用內(nèi)部末端阻抗
15.4.6 串行或并行處理數(shù)據(jù)
第16章 觀察FPGA的內(nèi)部節(jié)點
16.1 缺乏可見性
16.2 使用多路復(fù)用技術(shù)
16.3 專用調(diào)試電路
16.4 虛擬邏輯分析儀
16.5 虛擬線路
16.5.1 問題描述
16.5.2 虛擬線路解決方案
第17章 IP
17.1 IP的來源
17.2 人工優(yōu)化的IP
17.2.1 未加密的RTL級IP
17.2.2 加密的RTL級IP
l7.2.3 未經(jīng)布局布線的網(wǎng)表級IP
17.2.4 布局布線后的網(wǎng)表級IP
17.3 IP核生成器
17.4 綜合資料
第18章 ASIC設(shè)計與FPGA設(shè)計之間的移植
18.1 可供選擇的設(shè)計方法
18.1.1 只做FPGA設(shè)計
18.1.2 FPGA之間的轉(zhuǎn)換
18.1.3 FPGA到ASIC的轉(zhuǎn)換
18.1.4 ASIC到FPGA的轉(zhuǎn)換
第19章 仿真、綜合、驗證等設(shè)計工具
19.1 引言
19.2 仿真(基于周期、事件驅(qū)動等)
19.2.1 什么是事件驅(qū)動邏輯仿真器
19.2.2 事件驅(qū)動邏輯仿真器發(fā)展過程簡述
19.2.3 邏輯值與不同邏輯位系統(tǒng)
19.2.4 混合語言仿真
19.2.5 其他延遲格式
19.2.6 基于周期的仿真器
19.2.7 選擇世界上最好的邏輯仿真器
19.3 綜合(邏輯/HDL綜合與物理綜合)
19.3.1 邏輯/HDL綜合技術(shù)
19.3.2 物理綜合技術(shù)
19.3.3 時序重調(diào)、復(fù)制及二次綜合
19.3.4 選擇世界上最好的綜合工具
19.4 時序分析(靜態(tài)與動態(tài))
19.4.1 靜態(tài)時序分析
19.4.2 統(tǒng)計靜態(tài)時序分析
19.4.3 動態(tài)時序分析
19.5 一般驗證
19.5.1 驗證IP
19.5.2 驗證環(huán)境和創(chuàng)建testbench
19.5.3 分析仿真結(jié)果
19.6 形式驗證
19.6.1 形式驗證的不同種類
19.6.2 形式驗證究竟是什么
19.6.3 術(shù)語及定義
19.6.4 其他可選的斷言/屬性規(guī)范技術(shù)
19.6.5 靜態(tài)形式驗證和動態(tài)形式驗證
19.6.6 各種語言的總結(jié)
19.7 混合設(shè)計
19.7.1 HDL語言到C語言的轉(zhuǎn)挾
19.7.2 代碼覆蓋率
19.7.3 性能分析
第20章 選擇合適的器件
20.1 豐富的選擇
20.2 要是有選型工具就好了
20.3 工藝
20.4 基本資源和封裝
20.5 通用I/O接口
20.6 嵌入式乘法器、RAM等
20.7 嵌入式處理器核
20.8 吉比特I/O能力
20.9 可用的IP
20.10 速度等級
20.11 輕松的注解
第2P章吉比特收發(fā)器
21.1 引言
21.2 差分對
21.3 多種多樣的標(biāo)準(zhǔn)
21.4 8bit/10bit編碼等
21.5 深入收發(fā)器模塊內(nèi)部
21.6 組合多個收發(fā)器
21.7 可配置資源
21.7.1 逗號檢測
21.7.2 差分輸出擺幅
21.7.3 片內(nèi)末端電阻
21.7.4 預(yù)加重
21.7.5 均衡化
21.8 時鐘恢復(fù)、抖動和眼圖
21.8.1 時鐘恢復(fù)
21.8.2 抖動和眼圖
第22章 可重配置計算
22.1 可動態(tài)重配置邏輯
22.2 可動態(tài)重配置互連線
22.3 可重配置計算
第23章 現(xiàn)場可編程節(jié)點陣列
23.1 引言
23.2 算法評估
23.3 picoChip公司的picoArray技術(shù)
23.3.1 一個理想的picoArray應(yīng)用：無線基站
23.3.2 picoArray設(shè)計環(huán)境
23.4 Quicksi1ver公司的ACM技術(shù)
23.4.1 設(shè)計混合節(jié)點
23.4.2 系統(tǒng)控制器節(jié)點、輸入輸出節(jié)點及其他節(jié)點
23.4.3 空間與時間分割
23.4.4 在ACM上創(chuàng)建和運(yùn)行程序
23.4.5 還有更多的內(nèi)容
23.5 這就是硅，但與我們知道的并不相同
第24章獨立的設(shè)計工具
24.1 引言
24.2 ParaCore Architect
24.2.1 產(chǎn)生浮點處理功能模塊
24.2.2 產(chǎn)生FFT功能模塊
24.2.3 基于網(wǎng)絡(luò)的接口
24.3 Confluence系統(tǒng)設(shè)計語言
24.3.1 一個簡單的例子
24.3.2 還有更多的功能
24.3.3 免費(fèi)評估版本
24.4 你是否具有這種工具
第25章 創(chuàng)建基于開源的設(shè)計流程
25.1 如何白手起家創(chuàng)辦一家FPGA設(shè)計工作室
25.2 開發(fā)平臺：Linux
25.3 驗證環(huán)境
25.3.1 Icarus Veriloz
25.3.2 Dinotrace和GTKWave
25.3.3 Covered代碼覆蓋率工具
25.3.4 Verilator
25.3.5 Python
25.4 形式驗證
25.4.1 開源模型檢查
25.4.2 基于開源的自動推斷
25.4.3 真正的問題是什么
25.5 訪問公共IP元件
25.5.1 OpenCores
25.5.2 OVL
25.6 綜合與實現(xiàn)工具
25.7 FPGA開發(fā)板
25.8 綜合材料
第26章 FPGA未來的發(fā)展
26.1 一種擔(dān)憂
26.2 下一代結(jié)構(gòu)和技術(shù)
26.2.1 十億晶體管級器件
26.2.2 超快速I/O
26.2.3 超快速配置
26.2.4 更多的硬IP
26.2.5 模擬與混合信號器件
26.2.6 ASMBL與其他結(jié)構(gòu)
26.2.7 不同的結(jié)構(gòu)粒度
26.2.8 ASIC結(jié)構(gòu)中的嵌入式FPGA內(nèi)核
26.2.9 ASIC和FPGA結(jié)構(gòu)申嵌入FPNA內(nèi)核或者相反
26.2.10 基于MRAM的器件
26.3 設(shè)計工具
26.4 期待意外的發(fā)生
附錄A 信號完整性簡介
附錄B 深亞微米延遲效應(yīng)
附錄C 線性移位寄存器
術(shù)語表
索引