數(shù)字設(shè)計(jì)基礎(chǔ)（雙語教學(xué)版）

序
前言
1 數(shù)字系統(tǒng)與信息表示
目標(biāo)與任務(wù)
1.1 數(shù)字系統(tǒng)領(lǐng)域
1.2 數(shù)字系統(tǒng)中數(shù)的表示
1.3 二進(jìn)制數(shù)的算術(shù)運(yùn)算
1.4 字母數(shù)字混合表示
1.5 數(shù)字邏輯電路舉例
1.6 小結(jié)
1.7 習(xí)題
1.8 課外閱讀
2 邏輯門
目標(biāo)與任務(wù)
2.1 邏輯信號
2.2 基本邏輯函數(shù)
2.3 布爾關(guān)系式
2.4 通用邏輯門
2.5 其他邏輯門
2.6 門電路設(shè)計(jì)
2.7 小結(jié)
2.8 習(xí)題
2.9 課外閱讀
3 組合電路設(shè)計(jì)
目標(biāo)與任務(wù)
3.1 組合電路
3.2 布爾表達(dá)式的實(shí)現(xiàn)
3.3 其他實(shí)現(xiàn)方法
3.4 邏輯電路的化簡
3.5 MSI組合邏輯器件
3.6 小結(jié)
3.7 習(xí)題
3.8 課外閱讀
4 觸發(fā)器與計(jì)數(shù)器
目標(biāo)與任務(wù)
4.1 時序電路
4.2 用邏輯門設(shè)計(jì)存儲電路
4.3 觸發(fā)器
4.4 寄存器
4.5 計(jì)數(shù)器
4.6 小結(jié)
4.7 習(xí)題
4.8 課外閱讀
5 時序電路設(shè)計(jì)
目標(biāo)與任務(wù)
5.1 同步時序電路模型
5.2 同步時序電路的設(shè)計(jì)
5.3 小結(jié)
5.4 習(xí)題
5.5 課外閱讀

6 可編程邏輯器件設(shè)計(jì)
目標(biāo)與任務(wù)
6.1 可編程邏輯器件(PLDs)
6.2 組合電路PLDs
6.3 時序電路PLDs
6.4 PLD編程工具
6.5 用只讀存儲器設(shè)計(jì)電路
6.6 小結(jié)
6.7 習(xí)題
6.8 課外閱讀
7 邏輯電路的測試
目標(biāo)與任務(wù)
7.1 測試的必要性
7.2 故障與故障模型
7.3 組合電路測試向量的生成
7.4 時序電路與復(fù)雜系統(tǒng)的測試
7.5 小結(jié)
7.6 習(xí)題
7.7 課外閱讀
8 硬件描述語言的設(shè)計(jì)動機(jī)
目標(biāo)與任務(wù)
8.1 傳統(tǒng)設(shè)計(jì)方法的局限性
8.2 硬件描述語言
8.3 行為描述與結(jié)構(gòu)描述
8.4 綜合與仿真
8.5 小結(jié)
8.6 課外閱讀
9 VHDL簡介
目標(biāo)與任務(wù)
9.1 VHDL的簡單實(shí)例
9.2 詞法單元
9.3 IEEE厙
9.4 VHDL的條件信號代入語句
9.5 矢量信號的處理
9.6 小結(jié)
9.7 習(xí)題
9.8 課外閱讀
10 VHDL的行為描述與結(jié)構(gòu)描述
目標(biāo)與任務(wù)
10.1 加法器實(shí)例
10.2 全加器的數(shù)據(jù)流描述
10.3 VHDL的結(jié)構(gòu)描述
10.4 進(jìn)程語句
10.5 VHDL的順序描述與并發(fā)描述
10.6 小結(jié)
10.7 習(xí)題
10.8 課外閱讀
11 VHDL的仿真
目標(biāo)與任務(wù)
11.1 仿真
11.2 數(shù)據(jù)流描述的仿真
11.3 結(jié)構(gòu)描述的仿真
11.4 未初始化的邏輯值
11.5 延遲模型
11.6 測試平臺法
11.7 小結(jié)
11.8 習(xí)題
11.9 課外閱讀
12 時序電路的VHDL描述
目標(biāo)與任務(wù)
12.1 時鐘信號、觸發(fā)器和寄存器的描述方法
12.2 寄存器傳輸描述
12.3 時序邏輯設(shè)計(jì)
12.4 小結(jié)
12.5 習(xí)題
12.6 課外閱讀